JP2005106826A - 時間変換器 - Google Patents

Abstract

【課題】長い時間間隔をきわめて正確に測定することができる、高い分解能と深さを関連付けた時間変換器を提案する。また、分解能がプログラム可能で、かつ各用途の必要性に応じて適応可能で、精度を維持するための校正手続きを必要としない時間変換器を得る。
【解決手段】
ある事象の時間的位置を測定する時間変換器（１０）であって、かつ該時間変換器が、前記事象に同期すると共に、位相が前記事象の時間的位置に相関している周期的信号であるパルスバースト信号（８）を発生させる始動可能なパルス発生器（４０）を含んでおり、さらに前記測定装置が、前記事象の期間中に第一の基準信号の複数のサンプル（Ｓ_i、Ｅ_i）を測定する第一のアナログ・ディジタル変換器（５１、１５１）を含み、さらに前記事象の値が、前記周期的信号であるパルスバースト信号（８）の前記位相を確定する。
【選択図】図１ａ

Description

本発明は時間変換器の分野、より正確にはＴＤＣ（Ｔｉｍｅ−Ｄｉｇｉｔａｌ−Ｃｏｎｖｅｒｔｅｒ）と称する時間・ディジタル変換器の分野に関する。

時間・ディジタル変換器すなわちＴＤＣは、電気パルスで表される一つの事象または複数の事象の、時間尺度の基準を確定する基準信号に対する時間的位置を正確に測定し、符号化しようとする場合、常に使用されている。

ＴＤＣは、たとえば素粒子物理学の分野では、セグメント化した粒子検出器のさまざまな活性領域において、相互作用の期間中に生成される素粒子の通過時間を測定するために使用されている。

ＴＤＣは、また、電気パルスの到着時間を正確に測定することが要求されるその他の広い分野にも応用されている。さらにＴＤＣの応用には、これらに限定されるわけではないが、特に、時間的光子相関顕微鏡（ｔｅｍｐｏｒａｌ ｐｈｏｔｏｎ ｃｏｒｒｅｌａｔｉｏｎ ｍｉｃｒｏｓｃｏｐｙ）、光学的断層撮影、電子部品試験、飛行時間分光計（ｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔ ｓｐｅｃｔｒｏｓｃｏｐｙ）、および時間領域における反射計測定がある。

時間間隔を符号化する周知の方法は、クロック信号のパルス数を電子的に計数すると共に、問題となっている事象の期間中におけるカウンタ値をレジスタにコピーすることである。

この方法の限界は、測定精度がクロック信号の速度に制限されるということである。たとえば１０ピコ秒の分解能を得るためには、１００ギガヘルツのクロック信号が必要となるため、このレベルの精度をこの方法で得るのは困難である。

もう一つの既知の方法は、測定すべき時間間隔を、たとえばダブルランプ変換器によって比例的により長い時間間隔に変換する方法で、この場合、コンデンサに値の異なる二つの定電流を流して充電し、次いで放電する。

コンデンサの端子電圧がゼロに戻るのに要する時間はサーチ時間間隔に比例しており、速度が比較的遅いカウンタでも測定することができる。この方法の不便な点は、測定する各事象に関連したデッドタイムが比較的長いため、たとえば素粒子検出器によって発生する信号（マルチヒット事象）のように、多重の接近したパルスに適用するには困難が伴うことである。

上記の方法のもう一つの不便な点は、一定でかつランプ（ｒａｍｐ）電圧に依存しない電流源を実現することが困難なことに関連したものである。二個の電流源の挙動になんらかの差異があると変換誤差が生じる。

また時間・振幅変換器（ｔｉｍｅ ａｍｐｌｉｔｕｄｅ ｃｏｎｖｅｒｔｅｒ ＴＡＣ）によって時間間隔を比例した値のアナログ電圧または電荷信号に変換し、次いで該アナログ信号をアナログ・ディジタル変換器（ＡＤＣ）によってディジタル信号に変換する方法も知られている。しかしこの方法には、校正が複雑でかつ繊細であるいう不都合がある。上記の方法のもう一つの不便な点は、正確に線形な電圧ランプを得ることが困難な点に関連したしたものである。容量の非線形性および／または電流源の非不変性は、変換誤差のもととなる。さらにこの方法では、ランプの容量および電流の初期値が不正確であることは避けられないため、ランプの校正手続きが必要となる。
また、例えば、特開昭５９−９７０７７号公報においては、時間電圧変換器が提案開示されており、その構成は、位相のずれた２相の連続波形を発振する発振器と、スタートパルスが入力されたとき、発振器の発する連続波形の電圧値を記憶するスタート時記憶回路と、ストップパルスが入力されたとき、発振器の発する連続波形の電圧値を記憶するストップ時記憶回路と、スタート時記憶回路とストップ時記憶回路の記憶している電圧値の差を求める減算器と、正しい時間電圧変換値を出力として取出すための選択手段とからなり、該選択手段は、前記減算器出力のうち、２つの連続波形のいずれを用いた電圧値の差をとり出すべきか選択するように構成されている。
また、例えば、特開平０８−２８７５９２号公報においては、時間電圧変換器を含む運動乱れ検出装置が開示されており、その構成は、移動体の移動速度に対応したパルス列を発生するパルス列発生回路と、そのパルス列発生回路からのパルスが入力される位相比較器と、低域瀘過器及び電圧制御発振器を含み、その電圧制御発振器の出力信号が位相比較器にフィードバックされるフェーズロックループと、フェーズロックループの位相比較器の出力パルスが誤差パルスとして入力され、低域瀘過器からの出力電圧が制御電圧として入力される時間電圧変換器と、時間電圧変換器からののこぎり波が入力され、任意の基準電圧と比較される電圧比較器とを含んで構成される。
これら二つの特許文献に記載されている時間電圧変換器についても、すでに述べたような問題点が存在する。
特開昭５９−９７０７７号公報 特開平０８−２８７５９２号公報

本発明の目的は、従来技術に見られるこれらの不便な点がない時間変換器を提供することにある。

本発明のもう一つの目的は、長い時間間隔をきわめて正確に測定することができる、高い分解能と深さを関連付けた時間変換器を提案することにある。

本発明のさらなる目的は、分解能がプログラム可能で、かつ各用途の必要性に応じて適応可能な時間変換器を製作することにある。

また本発明のさらなる目的は、精度を維持するための校正手続きを必要としない時間変換器を製作することにある。

これらの目的は、以下の手段によって達成されるものである。
第１の手段として、
ある事象の時間的位置を測定する装置（１０、２０、１００）であって、
かつ該測定装置が、前記事象に同期すると共に、位相が前記事象の時間的位置に相関している周期的信号（８、ＳＩＮ）を発生させる始動可能な信号発生器（４０）を含んでおり、
さらに前記測定装置が、前記事象の期間中に第一の基準信号の複数のサンプル（Ｓ_i、Ｅ_i）を測定する第一のアナログ・ディジタル変換器（５１、１５１）を含み、さらに前記サンプルの値が、前記周期的信号（８、ＳＩＮ）の前記位相を確定することを特徴とする、
時間的位置測定装置を提案するものである。
第２の手段として、
前記周期的信号（８）が前記アナログ・ディジタル変換器（５１）の捕捉速度を確定し、かつ前記第一の基準信号（１３）が連続な周期的信号である、第１の手段に記載の時間的位置測定装置を提案するものである。
第３の手段として、
前記事象の期間中、前記第一の基準信号（１３）に対して事前決定された位相差を有する第二の基準信号（１４）の振幅を測定する第二のアナログ・ディジタル変換器（５２）を含む、第２の手段に記載の時間的位置測定装置を提案するものである。
第４の手段として、
前記基準信号が前記同期周期的信号（ＳＩＮ）であり、かつ前記アナログ・ディジタル変換器のサンプリング速度が固定クロック（ＣＫ）によって確定される、第１の手段に記載の時間的位置測定装置を提案するものである。
第５の手段として、
前記第一の基準信号（１３）および／または第二の基準信号（１４）の周期の数を計数する第一レジスタ（６４）および第二レジスタ（６５）を含む粗測定システム（１５）と、
前記第一レジスタ（６４）または第二レジスタ（６５）の一つの値から前記粗測定を確定する計算手段とを含むものであって、
かつ使用するレジスタが前記周期の数の移行（９０）によって誘発される誤差を回避するように選定されている、第２の手段に記載の時間的位置測定装置を提案するものである。
第６の手段として、
前記複数の測定サンプル（Ｓ_i、Ｅ_i）から、前記周期的信号の前記位相の値、および／または前記事象の時間的位置を推論する計算手段を含む、第４の手段に記載の時間的位置測定装置を提案するものである。
第７の手段として、
前記始動可能な信号発生器（４０、１４０）が少なくとも一つのＬＣ発振器を含む、第４の手段に記載の時間的位置測定装置を提案するものである。
第８の手段として、
第１〜５の手段のいずれか一つに記載のいくつかの時間的位置測定装置を含むシステムであって、さまざまな事象の時間的位置を測定することができ、
さらに該システムが、各時間的位置測定装置の測定結果が書き込まれており、かつそれぞれがディジタル処理システムによってアクセス可能なメモリを含むシステムを提案するものである。
第９の手段として、
片側にコネクタを含む接続カード上に搭載され、それにより該カードを取外し可能な方法でプラグイン接続することができ、またマザーボードに電気的に接続することができる、第８の手段に記載のシステムを提案するものである。

本発明は、以上のように構成されているので、長い時間間隔をきわめて正確に測定することができる、高い分解能と深さを関連付けた時間変換器を得ることができる。また、分解能がプログラム可能で、かつ各用途の必要性に応じて適応可能で、精度を維持するための校正手続きを必要としない時間変換器を得ることができる。

本発明は、特許請求の範囲、および以下の図面に基づく詳細な説明を読むことによってよりよく理解されるものである。
図１ａは、本発明の一つの実施形態による時間変換器のブロック線図を示したものである。
図１ｂは、本発明の後の段階における一つの実施形態による時間変換器のブロック線図を示したものである。
図２ａ、２ｂは、それぞれ図１ａ、図１ｂの回路のさまざまな信号のタイムチャートを示したものである。
図３、４は、本発明による装置の時間基準発生器の二つの可能な実施形態を示したものである。
図５および図７は、本発明による装置のパルス発生器の二つの可能な実施形態を示したものである。
図６は、図５の回路の機能を説明したタイムチャートを示したものである。
図８は、本発明による時間変換器のもう一つの実施形態を示したものである。
図９は、図８の回路の機能を説明したタイムチャートを示したものである。

ここで本発明の一つの様相による時間的位置を測定する装置である、時間変換器１０の一般的機能について、図１のブロック線図および図２のタイムチャートを参照しながら説明する。

入力信号２は、一般的に時間的位置を正確に測定すべき事象に対応した電圧または電流パルスを含むアナログまたはディジタル信号である。図１において入力信号２は、分別器３７の入力に接続されており、それにより入力信号２のパルスによって識別される事象に対応したエッジを有するディジタルトリガ信号（ＴＲＩＧ、ＴＲ）が得られる。

環境によって必要とされる場合、分別器の前に、図１には示されてはいないが、入力信号２を調整する回路を設けることがある。該調整回路は、入力信号２の特性を分別器３７に適合させるために必要な、たとえば、サージ電圧保護要素、遅延線、増幅器、減衰器、インピーダンスアダプタ、およびその他の電気または電子要素を含むことがある。

分別器３７の第二の入力は、ある事象を時間変換器１０によって検出するために超えるべきしきい値レベルＶ₅を表す定電圧レベルを供給するディジタル・アナログ変換器３５に接続されている。一般的に、しきい値レベルＶ₅は、小さいパルスでも検出することができるよう十分低いが、同時に誤ったトリガ信号を制限するためノイズレベルからは十分に離して設定する。

ディジタル・アナログ変換器３５によって、容易に、しきい値レベルＶ₅を測定条件に適合させることができる。本発明の単純化された実施形態で、また使用上こうした柔軟性が要求されない場合は常に、ディジタル・アナログ変換器３５を一定電圧の、または可変電圧の基準電圧発生器と置き換えることができる。

本発明の別の実施形態では、分別器３７は、入力レベルがそのピーク値の事前に定められたある割合（フラクション）に到達するとトリガパルスを始動するコンスタント・フラクション・ディスクリミネータ（ＣＦＤ）となっている。こうした処理は、入力信号の振幅が事象毎に変化する場合、特に有用である。

図１の線図において、分別器３７は入力信号２の立上りのエッジを検出する。しかし、たとえば負極性のパルスを処理するときのように、立下がりのエッジを検出することが必要となる状況もある。この場合は、入力端子３８のスロープによって制御される論理ゲート３９によって、必要な極性を有する論理トリガ信号６を得ることができる。

図１ａを参照して説明した本発明の第一の実施形態において、正弦波信号発生器８１は、時間変換器１０の時間基準としての役割を果たす正弦波信号１３を生成する。正弦波信号１３は、図１ａに示すように外部のクロック信号８２、または図示されてはいないが局部時間基準発生器によって発生する。正弦波信号１３の周波数は、使用する構成要素の速度によって課せられる制限内で、用途により、また要求される時間的分解能に従って選定される。典型的な場合では１００ＭＨｚの周波数が採用されているが、本発明では、また場合によってこれより高い速度または低い速度の装置が含まれることは明らかである。

論理トリガ信号６のディジタル信号は、図１ａ、２ａとの関連で以下に説明する粗測定システム１５に送られる。粗測定システム１５は、実時間カウンタ６１と二つのレジスタ６４、６５とを含んでいる。

実時間カウンタ６１は正弦波信号１３の周期を計数して、二つのバス３、４にフィードするために使用されるが、これらのバスの中身は、時間変換器１０が作動している全期間を通じて、時間基準となる正弦波信号１３の各サイクル毎に増加しながら、同期して変化する。バス４は、図示されてはいないが論理遅延回路によって、バス３に対して半周期だけオフセットされている。

バス３、４のビット数は、記録しようとしている二つの事象間の最大時間間隔の関数として選定される。時間基準が１００ＭＨｚで走っており、またバス３、４がそれぞれ３２ビットからなっていると想定すると、最大期間は４３秒となる。なお期間をもっと制限しても十分である場合は、バス３、４および実時間カウンタ６１の深さを、たとえば深さが１６７ｍｓに対しては２４ビットのように制限することができる。

レジスタ６４、６５は、各事象が論理トリガ信号６の立上りエッジによって識別される瞬間にバス３、４の内容をサンプリングする。次いでレジスタの内容が、その目的のために論理ユニット７１の中に設けてある格納領域にコピーされる。

本発明による方法の好ましい実施形態において、実時間カウンタ６１、二つのバス３、４、遅延ユニットおよびレジスタ６４、６５からなる粗測定システム１５は、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）型の集積回路内部に実現されている。なおＦＰＧＡ回路は論理ユニット７１をも含むことが好ましい。

論理トリガ信号６はまた、パルス発生器４０およびアナログ・ディジタル変換器５２からなる微細測定装置１７に送られる。

パルス発生器４０は、論理トリガ信号６のパルスによってマークされた各事象との相関関係において周期的信号であるパルスバースト信号８を始動する。パルスバースト信号８は、その各パルスとの相関関係において正弦波信号１３をサンプリングするアナログ・ディジタル変換器５２のクロックとしての役割を果たす。発生したパルスバースト信号８は、パルス発生器４０の回路の機能方法のため、論理トリガ信号６と同期するようになっている。またパルスバースト信号８は、その位相値によって、事象の到達の瞬間に関する情報を含んでいる。

アナログ・ディジタル変換器５２によってサンプリングした値は論理ユニット７１に格納されている。正弦波信号１３のいくつかのサンプルを抽出することにより、後述するように、論理トリガ信号６の瞬間における正弦波信号の位相を高分解能で確定することができる。

正弦波信号１３が次の関係式によって表されると仮定して、以下の式が成立する。

Ｓ（ｔ）＝Ａ・ｓｉｎ（ω₀・ｔ）＋Ｄ （１）

ここにω₀は、内部または外部の時間基準にリンクしているため既知である正弦波信号１３の角周波数を表し、Ａは、正弦波信号１３の振幅を表している。また、Ｄは、先験的には未知である電圧を表している。

トリガＴＲＩＧの瞬間に信号Ｓ（ｔ）のＮ個の測定値のバーストが始動され、論理ユニット７１に記録される。Ｎ個のサンプルに対して以下の関係式が得られる。

Ｓ_i＝Ａ・ｓｉｎ（ω₀・（ｔ₀＋ｉ・Ｔ_s））＋Ｄ （２）
ｉ＝０．．．Ｎ−１

ここにＴ_sは、バーストの二つのパルス間の隔たりを表している。
こうしてＮ個の関係式（２）は、以下の未知数を含むＮ個の式を構成する。
ｔ₀は、Ｓ（ｔ）がゼロと交差した後トリガ信号が到達する瞬間の時間、
Ａは、正弦波信号１３の振幅、
Ｔ_sは、正弦波信号１３のサンプリング周期（パルスバースト信号８のバースト周波数の逆数）、
Ｄは、アナログ・ディジタル変換器のスケールにおける正弦波の垂直オフセットである。
こうしてこれら全ての未知の値、および特にｔ₀（関心のあるものの一つ）は、Ｎ≧４となると直ちに確定することができる。

Ｎ＞４の場合、（２）式のシステムは重複決定となる。そこで微細測定の分解能を向上させるため、最適化技術または誤差最小化技術を採用することがある。こうして微細測定の精度は、（Ｎ−３）の平方根の割合で向上する。たとえば、Ｎ＝７の場合、分解能は２だけ向上し、またＮ＝１９の場合、分解能は４だけ、そして以下同様に向上する。一方初期の時間的分解能（Ｎ＝４）は周波数ω₀、およびアナログ・ディジタル変換器５２のビット数によって決まる。

振幅Ａはせいぜいアナログ・ディジタル変換器５２のスケールを占有するように、しかしそれを超過することのないように選定される。

サンプリング周期Ｔ_sは、サンプリングした正弦波の周期Ｔ₀の関数として思慮深く選定されるが、好ましくは、正弦波信号１３の速度よりかなり早い速度を選定して、変換時間を短縮する。たとえば、１ｎｓで隔てられたパルス、および１ＧＳ／ｓの変換速度を有するアナログ・ディジタル変換器５２を選定することがある。

好ましくは、三つの未知量であるＡ、Ｔ_sおよびＤを新しい各トリガ信号毎に確定し、それらの値は無視するか、またはモニタリング目的のみに使用する。この測定方法にはなんらの校正も不要であるという利点があり、またそのため測定精度は絶対精度および周波数ω₀の安定性のみに依存する。

しかしこれらの量Ａ、Ｔ_sおよびＤは多かれ少なかれ一定であるため、適切な校正方法によれば一度で確定するか、あるいは定期的に確定することができる。また本発明においては、自動校正の期間中またはオペレータの発動により、これらの量Ａ、Ｔ_sおよびＤを個別に評価し、それにより、希望する分解能を達成するために必要なパルス数を減少させると共に、時間変換器１０のデッドタイムを制限することも可能である。本発明の後の段階における実施形態においては、たとえば各事象の最初のヒット時に一度だけで、後続のヒットに対しては行わないようにするなど、事前決定されたいくつかの条件が満たされているときのみ、Ａ、Ｔ_sおよびＤの校正を行うことができる。

サンプルが多数あるため、時間変換器１０の時間的分解能を相当向上させることができる。たとえば、６ビットのアナログ・ディジタル変換器を用いて１００ＭＨｚで正弦波信号１３のサンプルを９個ディジタル化すると、２５ｐｓまたはそれ以上の分解能を得ることができる。

場合により、また使用している構成要素の特性によっては、パルスバースト信号８の全てはサンプリングされないことがある。たとえば、アナログ・ディジタル変換器５２が内部パイプライン構造を有している場合、アナログ・ディジタル変換器５２を作動させ、かつパイプラインからデータを抽出するためだけであれば、必要となるのは、バーストの最初および終了時の一つまたはいくつかのパルスのみとなる。この場合、常時十分な数のパルスを確保しておくため、各バーストのパルス数を増加することがある。

図５に示すパルス発生器４０は、トランジスタ４２によって始動するＬＣ発振器を含んでいる。論理トリガ信号６を受信すると、端子４５には、ＬとＣの値によって定まる周波数を有する正弦波が現われる。カウンタ４１は、分別された信号４６の事前決定された数のパルスを計数して、イネーブル信号をリセットし、それによりパルスのバーストを希望する長さに切断する。

図７は、遅延ライン４３を含むパルス発生器４０の代案回路を示したものである。遅延ライン４３およびＸＯＲゲート４４からなる各セルは、時間的にオフセットされたパルスを発生させる。アナログ加算手段Σは、パルスバースト信号８のバーストを生成するためパルスを組み替える。

粗測定システムが如何に機能するかについての説明の中で、等時性でかつ半周期だけオフセットされた二つの時間基準であるバス３、４に対して事象の時間的位置から独立した二つの測定値が、二つのレジスタ６４、６５により記録されることが判った。この重複により、図２に見える移行９０の期間中のバス３、４の準安定性に起因する曖昧性を回避することができる。

測定期間の終了時点で、論理ユニット７１の内部メモリには、各事象に関する生データが含まれている。すなわち、各事象に対して以下のとおりである。
−粗測定システム１５のレジスタ６４、６５のＫ値
−微細測定装置１７におけるパルスバースト信号８のバーストのＮ個のパルスとの相関関係において、正弦波信号１３のサンプリングにより生じるＮ個のコードＳ_N。

評価および読取りルーチンにより、記録された各事象の時間的位置を計算することができる。論理トリガ信号６を発生させた各事象に対して、該ルーチンは以下のステップを構成する。

−微細測定装置１７の読取りデータは、正弦波Ｉの周期にわたり相対時間ｔ₀へとコード変換されなければならない。アルゴリズムのこの部分では、バーストに記録されているサンプルＳ_iを用いて、上述したシステム（２）を逆算することにより、位相φ_iおよび相対時間ｔ₀を計算する。

−ｔ₀の値により、レジスタ６４、６５のいずれかのラッチに、移行９０によって誘発される準安定性を伴うことなく実時間Ｔ_Rが正しく記録されているかを知ることができる。またｔ₀およびφ₀を知ことにより、二つのレジスタ６４、６５のいずれかに実時間の正確な値が記録されており、またレジスタ６４、６５のいずれかが移行９０からより離れているかを常に確定することができる。
図２の例では、バス３の移行は正弦波Ｉに対して−９０°の位相に位置しているが、一方バスＱの移行は＋９０°の位相に位置している。こうしてアルゴリズムは、０≦φ₀≦１８０°の場合はバス３を選定し、また１８０°≦φ₀≦３６０°の場合はバス４を選定して、Ｔ_Rを計算する。すると実時間は、Ｔ_R＝２πＫ／ωによって与えられる。当業者は、本発明において、信号Ｓ（ｔ）とバス３、４の間のオフセットがその他の方法でも可能であることを容易に理解するものである。

−事象の時間は、実時間と相対時間を加算することにより得られる。すなわち、
Ｔｅｖ＝Ｔｖ＋ｔ₀

場合によっては、評価および読取りルーチンを論理ユニット７１に格納して局部プロセッサに実行させるか、または論理ユニット７１に格納している生データに、たとえば、ＰＣＩ、ＶＭＥまたはＶＸＩのような適当なコミュニケーションバスを通じてのアクセスが可能なマスタープロセッサに実行させることができるものである。

さて、本発明の第二の実施形態について、図１ｂを参照しながら説明する。

この実施形態において、本発明の時間変換器２０は、時間変換器１０の時間基準としての役割を果たす直角位相の二つの正弦波信号１３、１４を生成する正弦波信号発生器８１０を含んでいる。また、第一の正弦波信号１３は、Ｉ（同相）で表示し、第二の正弦波信号１４はＱ（直角位相）で表示する。正弦波信号１３、１４は、図１から分かるように外部のクロック信号８２、または図示してはいないが局部発振器から発生する。また正弦波信号１３、１４の周波数は、既述した第一の実施形態におけるように、希望する分解能の関数として選定される。

ここで図３、４を参照しながら、同相信号Ｉおよび直角位相信号Ｑの正弦波信号発生器８１０について説明する。外部または局部発振器から発生する基準信号であるクロック信号８２は二つのフリップフロップ８３、８４の入力に印加され、それにより９０°オフセットされ、かつクロック信号８２の周波数の半分の周波数を有する二つの方形信号を発生する。二つの同一のバンドパス、ローパスフィルタ８５、８６により、方形信号を正弦波信号に変換する。

図４に示す正弦波信号発生器８１０の変形実施形態では、フリップフロップ８３、８４はプログラム可能なクロック発生器８９に置き換えられている。クロック発生器８９の回路は、入力バス１２０によってプログラム可能な基準信号であるクロック信号８２に対して、それぞれが確定した位相関係を有する二つの方形信号を、その出力Ａ、Ｂに発生する。図４の回路における同相信号Ｉと直角位相信号Ｑの間の遅延は、こうして容易に校正することができる。なおプログラム可能なクロック発生器８９はＦＰＧＡに組み込むことが好ましい。

基準信号である、同相信号Ｉ、直角位相信号Ｑの各周波数は、表示されていないが、適切な手段によって測定条件に適合すべく変更することができる。

ディジタルトリガ信号である論理トリガ信号６は、図１ａ、２ａに示す本発明の第一の実施形態において既述したものと同一の粗測定システム１５に送られる。

論理トリガ信号６は、また、パルス発生器４０ならびに二つのアナログ・ディジタル変換器５１、５２を含む微細測定装置１７にも送られる。

パルス発生器４０は、論理トリガ信号６のパルスによってマークされた各事象との相関関係においてパルスバースト信号８のバーストを始動する。パルスバースト信号８は、直角位相にある二つの正弦波信号１３、１４をパルスバースト信号８の各パルスとの相関関係においてサンプリングする、二つのアナログ・ディジタル変換器５１、５２に対するクロックとしての役割を果たす。

ここで図２ｂに戻ると、アナログ・ディジタル変換器５１、５２によってサンプリングした値は、図１ｂに示す論理ユニット７１に格納され、さらに同相信号Ｉと直角位相信号Ｑに係るコードの各ペアを用い、三角法の関係式φ＝ａｒｃｔａｎ（Ｉ／Ｑ）に従ってサンプリング期間中の正弦波Ｉの位相φを確定し、こうして事象の到着時間の微細な測定値を得る。

本発明のこの実施形態により、時間基準としての直角位相にある二つの正弦波のペアを得ることができるが、本発明はこの実施例に限定されるものではない。本発明による変換器には、正弦波信号１３、１４の代わりに、９０°以外の角度でオフセットした、あるいは、また、さまざまな波形をした、たとえば三角波形をした二つの信号をも使用することができる。

パルスバースト信号８は、時間に対して規則的に隔たったパルスのバーストから成り立っているため、各事象により、いくつかのサンプルＩ_iおよびＱ_i、ならびにいくつかの位相の値φ_i＝ω₀×ｔ_iが生じる。なおここにω₀は正弦波Ｉ、Ｑの角周波数を、またｔ_iはパルスバースト信号８のバーストのｉ番目のパルスの出発時間を表している。こうして論理トリガ信号６のパルスの相対的到着時間ｔ₀をより正確に確定することができるが、その方法は上記の第一の実施形態において説明した方法に類似したものか、または、たとえば、値φ_iの線形回帰のような平均法または補間法による。

二つの正弦波の平行サンプリングを行うため、短時間でＩ_iおよびＱ_iの値を第一の実施形態に比してより多く格納することができる。こうして本発明のこの変形実施形態により、等価な分解能に対して、デッドタイムが減少することになる。

ここで、本発明の好ましい実施形態について、図８、９を参照しながら説明する。

図８の時間基準回路１８１である発生器は、自発的に又は外部のクロック信号８２との同期のもとに、一定の速度のクロック信号ＣＫを発生させる。時間基準回路１８１はＰＬＬを含むことがあり、またその出力周波数は、使用しているアナログ・ディジタル変換器、およびＦＰＧＡに実現されているシステムのさまざまなディジタル回路の速度に適合するように選定される。時間基準に要求される特性は以下のとおりである。

−長期にわたるｐｐｍで表した高い精度で、それはまた測定範囲におけるＴＤＣの精度を決定すると共に、ＰＬＬの基準周波数の品質に依存する。

−測定期間中におけるきわめて低い位相雑音（ピコ秒で測定したｒｍｓ）。

時間変換器１００の実時間カウンタ１６１は、パルスＣＫの数を測定の初めから終わりまで計数する。ビットで表したその深さは、ＴＤＣの範囲、すなわちＴＤＣモジュールが記録した最初の事象と最後の事象の間の最大期間を確定する。実時間カウンタ１６１の値はＣＴＲバス上で得られる。典型的には、１ＧＨｚのクロックＣＫの速度に対して３２ビットの深さが、また４．３秒の深さが選定されるが、もちろんこれらのパラメータに対してその他の値も可能であることは明らかである。

また時間変換器１００は、少なくとも二つの捕捉チャネル９９を含んでいる。またいくつかのチャネルが単一の時間基準回路１８１と共通の実時間カウンタ１６１とを共有して、一度にいくつかの信号をサンプリングし、かつ各信号をＴＤＣのチャネルの一つで測定することが可能な多重チャネルＴＤＣを構成することがある。

ディジタルトリガ信号ＴＲは、既述したように、入力信号をもとに、分別器３７であるコンパレータ、ディジタル・アナログ変換器３５および論理ゲート３９によって生成される。信号ＴＲは掃引回路１０７のクロック入力Ｄに印加されてトリガ信号受入れ機能を実現すると共に、制御信号ＥＮＡがモード「高」にあると、受け入れられたトリガ信号ＴＲＡを発生する。

初期のエッジが測定すべき事象と同期している信号ＴＲＡにより、同期化正弦波発生器（ＧＳＳ）１４０は始動する。該同期化正弦波発生器１４０の回路は図５に示すパルス発生器４０の回路に類似した方法で構築されており、起動／停止回路によって制御されるＬＣ発振器を含んでいる。停止モードにおいては、一定電流がインダクタンスＬに注入され、また共振器の品質ファクタＱは、導通状態では低抵抗を示すダイオードＤ１、Ｄ２によって低い状態に維持される。

ＴＲＡが高い値にスイッチされると、電流の注入およびトランジスタのバイアス作用は急激に中断され、次いでファクタＱは高い状態となり、ＬＣ共振器は弱減衰の正弦波振動状態に入る。正弦波振動ＳＩＮはＴＲＡと同期しており、数周期間にわたり継続するが、実際的には信号ＴＲＡがモード「低」に戻るまで継続する。こうしてこの回路は、その出力位相の値によって、トリガ信号を発生させた事象の到着の瞬間を記憶する。

この例では、同期化正弦波発生器１４０（ＳＩＮ）の出力はシングルエンドタイプであるが、本発明はまた差動出力の場合にも拡張される。

先に紹介した実施形態とは異なり、正弦波振動ＳＩＮはアナログ・ディジタル変換器１５１のディジタル化入力に印加される。アナログ・ディジタル変換器１５１は、クロック入力に存在している信号ＣＫによって与えられた速度に従って、同期化正弦波発生器１４０の出力を連続的にサンプリングする。

縦列接続されたフリップフロップ１０８、１０９からなる同期回路１１３は、クロックＴＲＡＳと同期した、受け入れられたトリガ信号を発生する。この回路は少なくとも二つのＤ−タイプのフリップフロップを含んでおり、準安定性を伴うことなく、ＣＫの移行と同期して移行する信号を発生する機能を有する。なおこの信号はシステムの実時間カウンタの状態をフリーズさせるために使用される。

アナログ・ディジタル変換器５２で測定したサンプルは内挿データレジスタ（ＲＤＩ）１８５に転送される。以下に説明するように、このサンプル用ディジタルメモリは、信号ＴＲＡＳがモード「高」にあるときは、アナログ・ディジタル変換器１５１から来るデータを受け入れて、事象の到着の瞬間を確定するため当該のアナログ・ディジタル変換器の出力データのみを記録する。

到着時間を確定するために有用な事象の選定は、捕捉シーケンスコントローラ１２７によって実施される。この捕捉シーケンスコントローラ１２７の回路は、各事象毎に記録すべきサンプル数を確定するために受け入れるサンプル用カウンタを含んでいる。この数に到達すると、信号ＲＥＳＥＴが掃引回路１０７をリセットする。こうして信号ＴＲＡ、ＴＲＡＳは、モード「低」に戻るが、その際、第一の信号は直ちに戻るが、第二の信号は同期回路１１３にあるＤ−タイプのフリップフロップの数によって決まるクロックサイクル数の経過後に戻る。

捕捉シーケンスコントローラ１２７は、選定可能な二つのの操作モードを提供する。第一のモード（マルチヒットモード）の場合、該コントローラは記録された事象の直後の新しい事象を受け入れることができるようにリセットされる。また第二の操作モード（シングルヒットモード）の場合、該コントローラはＲＥＳＥＴ信号を高い状態に維持し、該コントローラが新規の再初期化命令を受け付けるまでは新しい事象を捕捉しないようにする。

実時間レジスタ１６４は、ＴＲＡＳが正方向に移行した瞬間にＣＴＲバスの状態を記録する。実時間レジスタ１６４に記録された値は、トリガ信号ＴＲの瞬間を粗測定する。

ここで図９のタイムチャートを参照すると、トリガ信号ＴＲＡの時間的受入れ領域が、粗測定と、同期化回路によって導入される既知の遅延とから、クロックＣＫの周期に従って不確定性の範囲である窓Ｚａｃｃの内部に確定されることが分かる。図９のタイムチャートは、二つのフリップフロップの同期化に対して有効であるが、異なる同期化回路に対しても同一の原理を適用することができる。

本発明の第一の実施形態と同様、アナログ・ディジタル変換器が捕捉したデータの内挿により、窓Ｚａｃｃの内部へＴＲＡが移行する正確な時間ΔＴが得られる。

各トリガパルスに続いて内挿データレジスタ（ＲＤＩ）１８５に格納されるサンプルは、無視し得る減衰のもとで、Ｑ＝∞として近似すると、以下のようになる。

Ｅ_k＝Ａ・ｓｉｎ（ω₀（ｋ・Ｔ_s・ΔＴ））＋Ｄ （３）

この表現において、式（２）のシステムを認識することができる。こうして式（３）のシステムは、サンプルの数Ｎが４に等しい場合に確定するが、Ｎ＞４ならば重複決定となる。後者の場合、追加情報を使用して前の例にあるようにΔＴの測定精度を向上させることができる。

ＬＣ共振器が現実のファクタＱ（Ｑ≠∞）を有している場合、同期化正弦波発生器１４０の回路によって発生する正弦波は次のような形をとる。

ＳＩＮ＝Ａ・ｅｘｐ（−ｔ／τ）・ｓｉｎ（ω₀ｔ＋φ₀）＋Ｄ

確定すべき未知の量は５つ（Ａ、τ₀、ω₀、φ₀、Ｄ）であり、使用するアルゴリズムは５つのパラメータを有する「ｆｉｔ」で、これによりサンプル数Ｎが５またはそれ以上になると直ちにΔＴが確定される。

窓Ｚａｃｃの間隔の終端は実時間レジスタ（ＲＴＲ）１６４に格納されている実時間と一致するため、事象の到達の瞬間は、次式で求められる。

ｔ_ev＝Ｎ・Ｔ_s−ΔＴ （４）

ここにＴ_sはクロック信号ＣＫの周期である。

図９に示すように、実時間レジスタ（ＲＴＩ）１６８の捕捉の窓に対応したパルスＴＲＡＳの位置および大きさについては、十分な数のサンプルＥ_iを格納すると共に、アナログ・ディジタル変換器１５１（パイプライン遅延）によって導入される遅延をも考慮しながら選定する。

この例で、掃引回路１０７、同期回路１１３および捕捉シーケンスコントローラ１２７は、トリガ信号ＴＲが始動する瞬間を確定するため実際に有用な事象を選定する遅延信号ＴＲＡＳを発生するという機能を本来有している。しかしこの選定は、たとえば時間変換器１００の制御ユニットまたは外部コンピュータに常駐しているソフトウェア要素のように、後続のステップで実行または完了することができる。

たとえば、同期化正弦波発生器１４０が始動時に過渡現象を起こすのではないかと懸念される場合、正弦波の最初のサンプル（図９におけるＥ₃）の使用を避けるため、サンプルＥ_iの部分集合のみを選定することもあろう。

提案している回路は、正弦波形以外の波形に対しても機能することができる。反復的で、かつトリガ信号と同期する波形であれば、どのような波形であっても原則として使用できるものである。たとえば、アナログ・ディジタル変換器５１、５２および１５１に係る発生器を鋸歯状波信号または三角波信号発生器に置き換えることができることとなる。

本発明の時間変換器は、コミュニケーションバスとインタフェース可能なモジュール内にいくつかの捕捉チャネル９９を含むマルチチャネル装置に組み込むと、有利となることがあることを見てきた。マルチチャネル装置の場合、モジュールのさまざまなチャネルをシーケンス化して、モノチャネルモードにおけるゼロに近いデッドタイムを得ることができる。

本発明による時間的位置測定装置である、時間ディジタル変換器ＴＤＣは、たとえばＰＣＩ、ＶＸＩまたはＶＭＥバスのようなデータバスに接続可能なコネクタを備えたモジュールエレメントの形で実現することができる。この場合、各モジュールは片側にコネクタを有するカードを構成し、それにより、取外し可能な方法でプラグイン接続して、マザーボードに電気的に接続することができる。

本発明の一つの実施形態による時間変換器のブロック線図 本発明の後の段階における一つの実施形態による時間変換器のブロック線図 図１ａの回路のさまざまな信号のタイムチャート 図１ｂの回路のさまざまな信号のタイムチャート 本発明による装置の時間基準発生器の可能な実施形態 本発明による装置の時間基準発生器の可能な実施形態 本発明による装置のパルス発生器の可能な実施形態 図５の回路の機能を説明したタイムチャート 本発明による装置のパルス発生器の可能な実施形態 本発明による時間変換器のもう一つの実施形態 図８の回路の機能を説明したタイムチャート

符号の説明

２ 入力信号
３、４ バス
６ 論理トリガ信号
８ パルスバースト信号
１０ 時間変換器
１３、１４ 正弦波信号
１５ 粗測定システム
１７ 微細測定装置
２０ 時間変換器
３５ ディジタル・アナログ変換器
３７ 分別器
３８ 入力端子
３９ 論理ゲート
４０ パルス発生器
４１ カウンタ
４２ トランジスタ
４３ 遅延ライン
４４ ＸＯＲゲート
４５ 端子
４６ 分別された信号
５１、５２ アナログ・ディジタル変換器
６１ 実時間カウンタ
６４、６５ レジスタ
７１ 論理ユニット
８１ 正弦波信号発生器
８２ クロック信号
８３、８４ フリップフロップ
８５、８６ バンドパス、ローパスフィルタ
８９ クロック発生器
９０ 移行
９９ 捕捉チャネル
１００ 時間変換器
１０８、１０９ フリップフロップ
１０７ 掃引回路
１１３ 同期回路
１２０ 入力バス
１２７ 捕捉シーケンスコントローラ
１４０ 同期化正弦波発生器
１５１ アナログ・ディジタル変換器
１６１ 実時間カウンタ
１６２ レジスタ
１６４ 実時間レジスタ
１６８ 実時間レジスタ
１８１ 時間基準回路
１８５ 内挿データレジスタ
８１０ 正弦波信号発生器

Claims (9)

1. ある事象の時間的位置を測定する装置であって、
   かつ該測定装置が、前記事象に同期すると共に、位相が前記事象の時間的位置に相関している周期的信号を発生させる始動可能な信号発生器を含んでおり、
   さらに前記測定装置が、前記事象の期間中に第一の基準信号の複数のサンプルを測定する第一のアナログ・ディジタル変換器を含み、さらに前記サンプルの値が、前記周期的信号の前記位相を確定することを特徴とする、時間的位置測定装置。
2. 前記周期的信号が、前記アナログ・ディジタル変換器の捕捉速度を確定し、かつ前記第一の基準信号が、連続な周期的信号である、請求項１に記載の時間的位置測定装置。
3. 前記事象の期間中、前記第一の基準信号に対して事前決定された位相差を有する第二の基準信号の振幅を測定する第二のアナログ・ディジタル変換器を含む、請求項２に記載の時間的位置測定装置。
4. 前記基準信号が、前記同期周期的信号であり、かつ前記アナログ・ディジタル変換器のサンプリング速度が、固定クロックによって確定される、請求項１に記載の時間的位置測定装置。
5. 前記第一の基準信号および／または第二の基準信号の周期の数を計数する第一レジスタおよび第二レジスタを含む粗測定システムと、
   前記第一レジスタまたは第二レジスタの一つの値から前記粗測定を確定する計算手段とを含むものであって、
   かつ使用するレジスタが前記周期の数の移行によって誘発される誤差を回避するように選定されている、請求項２に記載の時間的位置測定装置。
6. 前記複数の測定サンプルから、前記周期的信号の前記位相の値、および／または前記事象の時間的位置を推論する計算手段を含む、請求項４に記載の時間的位置測定装置。
7. 前記始動可能な信号発生器が、少なくとも一つのＬＣ発振器を含む、請求項４に記載の時間的位置測定装置。
8. 請求項１〜５のいずれか一つに記載のいくつかの時間的位置測定装置を含むシステムであって、さまざまな事象の時間的位置を測定することができ、
   さらに該システムが、各時間的位置測定装置の測定結果が書き込まれており、かつそれぞれがディジタル処理システムによってアクセス可能なメモリを含むシステム。
9. 片側にコネクタを含む接続カード上に搭載され、それにより該カードを取外し可能な方法でプラグイン接続することができ、またマザーボードに電気的に接続することができる、請求項８に記載のシステム。
   
   

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