CN115622541A - 一种交错信号产生电路和集成芯片 - Google Patents

Abstract

本发明公开了一种交错信号产生电路和集成芯片，用于解决现有技术中交错信号产生电路不够灵活的问题。本发明实施例中脉冲产生电路产生第一周期脉冲信号和第二周期脉冲信号，计数电路对第一周期脉冲信号和第二周期脉冲信号进行计数，生成上升沿触发信号和下降沿触发信号，信号产生电路根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲信号，由于输入到每个信号产生电路的上升沿触发信号之间的间隔可以相同，也可以不同，输入到每个信号产生电路的上升沿触发信号和下降沿触发信号之间的间隔可以相同，也可以不同，从而得到的交错脉冲信号的脉宽和间距可以灵活设置，进而提高交错脉冲信号产生电路的灵活性。

Description

一种交错信号产生电路和集成芯片

技术领域

本发明涉及电路技术领域，特别涉及一种交错信号产生电路和集成芯片。

背景技术

目前芯片设计领域日益注重高集成度、多功能性、低功耗、小型化等技术指标。随着芯片产业的各项技术不断革新，以及系统应用设计的简单化和设计功能多样化的要求出现，使芯片电路设计变得更加复杂，因此，对于信号产生电路灵活性、功能多样性的要求日益提高。

芯片电路设计领域常用到交错信号，交错信号可以分为等间隔等脉宽交错信号、非等间隔等脉宽交错信号、等间隔非等脉宽交错信号和非等间隔非等脉宽交错信号。现有中产生交错信号的电路只能产生一种类型的交错信号，不够灵活。

发明内容

本发明提供一种交错信号产生电路和集成芯片，用以解决现有技术中存在的交错信号产生电路不够灵活的问题。

第一方面，本发明实施例提供一种交错信号产生电路，包括：

脉冲产生电路，用于根据延时信号和初始信号，生成第一周期脉冲信号和第二周期脉冲信号；

计数电路，用于对所述第一周期脉冲信号和所述第二周期脉冲信号进行计数，生成上升沿触发信号和下降沿触发信号；

信号产生电路，用于根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲信号。

在一种可能的实现方式中，所述信号产生电路包括多个信号产生子电路；

每个信号产生子电路，用于根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲子信号；

其中，多个所述交错脉冲子信号组成所述交错脉冲信号。

在一种可能的实现方式中，所述信号产生子电路包括SR锁存器、第一非门和第二非门：

所述SR锁存器的第一输入端用于输入上升沿触发信号，所述SR锁存器的第二输入端用于输入下降沿触发信号，所述SR锁存器的第三输入端用于输入上升沿交错使能信号，所述SR锁存器的输出端与所述第一非门的输入端连接；

所述第一非门的输出端与所述第二非门的输入端连接；

所述第二非门的输出端用于输出所述交错脉冲子信号。

在一种可能的实现方式中，若输入到多个所述信号产生子电路中相邻的信号产生子电路的上升沿计数信号的时间间隔相同，则所述交错脉冲信号为等间隔的交错脉冲信号；

若输入到多个所述信号产生子电路中相邻的信号产生子电路的上升沿计数信号的时间间隔不同，则所述交错脉冲信号为非等间隔的交错脉冲信号；

若输入到每个所述信号产生子电路中的上升沿计数信号和与其对应的下降沿计数信号的时间间隔相同，则所述交错脉冲信号为等脉宽的交错脉冲信号；

若输入到每个所述信号产生子电路中的上升沿计数信号和与其对应的下降沿计数信号的时间间隔不同，则所述交错脉冲信号为非等脉宽的交错脉冲信号。

在一种可能的实现方式中，所述脉冲产生电路包括第一周期脉冲信号产生电路和第二周期脉冲信号产生电路；

所述第一周期脉冲信号产生电路，用于根据所述延时信号、所述初始信号、上升沿交错使能信号、上升沿交错调整延迟信号和上升沿交错调整延迟反信号，生成所述第一周期脉冲信号；

所述下降沿时钟信号产生电路，用于根据所述延时信号、所述初始信号、下降沿交错使能信号、所述上升沿交错调整延迟信号和所述上升沿交错调整延迟反信号，生成所述第二周期脉冲信号。

在一种可能的实现方式中，所述上升沿时钟信号产生电路包括：第一振荡器和第三非门；

所述第一振荡器的第一输入端用于输入所述初始信号，所述第一振荡器的第二输入端用于输入所述上升沿交错使能信号，所述第一振荡器的第三输入端用于输入所述上升沿交错调整延迟信号，所述第一振荡器的第四输入端用于输入所述上升沿交错调整延迟反信号，所述第一振荡器的第五输入端用于输入所述延时信号，所述第一振荡器的输出端与所述第三非门的输入端连接，用于输出上升沿时钟信号；所述第三非门的输出端用于输出所述第一周期脉冲信号；

所述下降沿时钟信号产生电路包括第二振荡器、第四非门和第一与非门；

所述第四非门的输入端用于输入所述初始信号，所述第四非门的输出端与所述第二振荡器的第一输入端连接；

所述第二振荡器的第二输入端用于输入所述下降沿交错使能信号，所述第二振荡器的第三输入端用于输入所述上升沿交错调整延迟信号，所述第二振荡器的第四输入端用于输入所述上升沿交错调整延迟反信号，所述第二振荡器的第五输入端用于输入所述延时信号，所述第二振荡器的输出端与所述第一与非门的第一输入端连接，用于输出所述下降沿时钟信号；

所述第一与非门的第二输入端用于输入下降沿使能信号，所述第一与非门的输出端用于输出所述第二周期脉冲信号。

在一种可能的实现方式中，还包括第五非门和触发器；

所述第五非门的输入端与所述触发器的Clk端连接，用于输入ActEnPlaN，所述第五非门的输出端与所述触发器的ClkN端连接；

所述触发器的D端接地，所述触发器的RN端用于输入所述上升沿交错使能信号，所述触发器的Q端用于输出所述下降沿使能信号。

在一种可能的实现方式中，还包括第二与非门、第三与非门、第四与非门、第六非门、第七非门、第八非门、第九非门、第十非门和脉冲转换单元；

所述第二与非门的第一输入端用于输入FnCoreActAllBnk，所述第二与非门的第二输入端用于输入Burnin，所述第二与非门的输出端与所述第六非门的输入端连接；

所述第六非门的输出端用于输出上升沿交错使能信号；

所述第三与非门的第一输入端用于输入RosEnBnki，所述第三与非门的第二输入端用于输入所述上升沿交错使能信号，所述第三与非门的输出端与所述第七非门的输入端连接；

所述第七门的输出端与脉冲转换单元的输入端连接，用于输出所述初始信号；

所述脉冲转换单元的输出端与所述第四与非门的第一输入端连接；

所述第四与非门的第二输入端用于输入所述上升沿交错使能信号，所述第四与非门的输出端与所述第八非门的输入端连接；

所述第八非门的输出端用于输出所述下降沿交错使能信号；

所述第九非门的输入端用于输入ActStaggerDly，所述第九非门的输出端与所述第十非门的输入端连接，用于输出所述上升沿交错调整延迟反信号；

所述第十非门的输出端用于输出所述上升沿交错调整延迟信号。

在一种可能的实现方式中，所述计数电路包括多个串联的上升沿触发信号产生电路和多个串联的下降沿触发信号产生电路；

上升沿触发信号产生电路，用于根据所述第一周期脉冲信号、上升沿交错使能延时信号、所述上升沿交错使能信号、VSS和与所述上升沿触发信号产生电路连接的上一个上升沿计数信号产生电路输出的上升沿计数信号，生成所述上升沿触发信号；

下降沿触发信号产生电路，用于根据所述第二周期脉冲信号、下降沿交错使能延时信号、所述下降沿交错使能信号、VSS和与所述下降沿触发信号产生电路连接的上一个下降沿计数信号产生电路输出的下降沿计数信号，生成所述下降沿触发信号。

在一种可能的实现方式中，所述上升沿计数信号包括第一计数器和第十一非门；

所述第一计数器的第一输入端用于输入所述第一周期脉冲信号，所述第一计数器的第二输入端用于输入所述上升沿交错使能延时信号，所述第一计数器的第三输入端用于输入VSS或与所述第一计数器连接的上一个第一计数器输出的上升沿计数信号，所述第一计数器的第四输入端用于输入所述上升沿交错使能信号，所述第一计数器的第五输入端用于输入VSS，所述第一计数器的输出端和下一个第一计数器的第三输入端、所述第十一非门的输入端连接，用于输出上升沿计数信号；

所述第十一非门的输出端用于输出所述上升沿触发信号；

所述下降沿计数信号电路包括第二计数器和第十二非门；

所述第二计数器的第一输入端用于输入所述第二周期脉冲信号，所述第二计数器的第二输入端用于输入所述下降沿交错使能延时信号，所述第二计数器的第三输入端用于输入VSS或与所述第二计数器连接的上一个第二计数器输出的下降沿计数信号，所述第二计数器的第四输入端用于输入下降沿交错使能信号，所述第二计数器的第五输入端用于输入VSS，所述第二计数器的输出端与所述第十二非门的输入端连接，用于输出下降沿计数信号；

所述第十二非门的输出端用于输出所述下降沿触发信号。

在一种可能的实现方式中，还包括第一延时器、第二延时器、第三延时器、第四延时器、第五延时器、第六延时器、第七延时器、第八延时器、或非门和第十三非门；

所述第一延时器的输入端用于输入所述初始信号，所述第一延时器的输出端与所述第二延时器的输入端连接，所述第二延时器的输出端与所述第三延时器的输入端连接，所述第三延时器的输出端与所述第四延时器的输入端连接，所述第四延时器的输出端用于输出所述上升沿交错使能延时信号；

所述或非门的第一输入端用于输入所述初始信号，所述或非门的第二输入端用于输入所述下降沿使能信号，所述或非门的输出端与所述第十三非门的输入端连接，所述第十三非门的输出端与所述第五延时器的输入端连接，所述第五延时器的输出端与所述第六延时器的输入端连接，所述第六延时器的输出端与所述第七延时器的输入端连接，所述第七延时器的输出端与所述第八延时器的输入端连接，所述第八延时器的输出端用于输出所述下降沿交错使能延时信号。

第二方面，本发明实施例提供一种集成芯片，包括第一方面任一所述的交错信号产生电路。

本发明有益效果如下：

本发明实施例中，计数电路对第一周期脉冲信号和第二周期脉冲信号进行计数，生成上升沿时钟计数反信号和下降沿触发信号，信号产生电路根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲信号，由于输入到每个信号产生电路的上升沿触发信号之间的间隔可以相同，也可以不同，输入到每个信号产生电路的上升沿触发信号和下降沿触发信号之间的间隔可以相同，也可以不同，因此得到的交错脉冲信号的脉宽和间距可以灵活设置，进而提高交错脉冲信号产生电路的灵活性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种交错信号产生电路的结构示意图；

图2为本发明实施例提供的一种第一周期脉冲信号产生电路的结构示意图；

图3为本发明实施例提供的一种下降沿时钟信号产生电路的结构示意图；

图4为本发明实施例提供的一种振荡器的结构示意图；

图5为本发明实施例提供的另一种交错信号产生电路的结构示意图；

图6为本发明实施例提供的一种上升沿交错使能信号产生电路的结构示意图；

图7为本发明实施例提供的一种下降沿交错使能信号产生电路的结构示意图；

图8为本发明实施例提供的一种上升沿交错调整延迟信号和上升沿交错调整延迟反信号产生电路；

图9为本发明实施例提供的一种信号的波形图；

图10为本发明实施例提供的一种上升沿触发信号产生电路的结构示意图；

图11为本发明实施例提供的一种上升沿触发信号产生电路的结构示意图；

图12为本发明实施例提供的一种计数器的结构示意图；

图13为本发明实施例提供的一种上升沿交错使能延时信号产生电路的结构示意图；

图14为本发明实施例提供的一种下降沿交错使能延时信号产生电路的结构示意图；

图15为本发明实施例提供的一种信号产生子电路的结构示意图；

图16为本发明实施例提供的又一种信号产生子电路的结构示意图；

图17为本发明实施例提供的一种交错信号的波形图；

图18为本发明实施例提供的又一种信号产生子电路的结构示意图；

图19为本发明实施例提供的又一种交错信号的波形图；

图20为本发明实施例提供的又一种信号产生子电路的结构示意图；

图21为本发明实施例提供的又一种交错信号的波形图；

图22为本发明实施例提供的又一种信号产生子电路的结构示意图；

图23为本发明实施例提供的又一种交错信号的波形图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本申请实施例提供一种交错信号产生电路和集成芯片，以解决现有技术中交错信号产生电路灵活性差的问题。

其中，交错信号产生电路和集成芯片是基于同一发明构思的，由于交错信号产生电路与集成芯片解决技术问题的原理相似，因此，信号交错产生电路与集成芯片的实施可以相互参见，重复之处不再赘述。

下述实施例的具体介绍中，需要说明的是，本申请中所涉及的多个，是指两个或两个以上。本申请中所涉及的术语“或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本申请中所涉及的连接，描述两个对象的连接关系，可以表示两种连接关系，例如，A和B连接，可以表示：A与B直接连接，A通过C和B连接这两种情况。另外，需要理解的是，在本申请的描述中，“第一”、“第二”“第三”…等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

如图1所示，为本发明实施例提供的一种交错信号产生电路的结构示意图，包括脉冲产生电路10、计数电路20和信号产生电路30。

脉冲产生电路10，用于根据初始信号ActEn，生成第一周期脉冲信号ActCkN和第二周期脉冲信号PrechgCkN；

计数电路20，用于对所述第一周期脉冲信号ActCkN和所述第二周期脉冲信号PrechgCkN进行计数，生成上升沿触发信号CntActN和下降沿触发信号CntPreN；

信号产生电路30，用于根据输入的上升沿触发信号CntActN和输入的下降沿触发信号CntPrechgN，生成交错脉冲信号Pwl。

本发明实施例中，计数电路对第一周期脉冲信号和第二周期脉冲信号进行计数，生成上升沿触发信号和下降沿触发信号，信号产生电路根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲信号，由于输入到每个信号产生电路的上升沿触发信号之间的间隔可以相同，也可以不同，输入到每个信号产生电路的上升沿触发信号和下降沿触发信号之间的间隔可以相同，也可以不同，因此得到的交错脉冲信号的脉宽和间距可以灵活设置，进而提高交错脉冲信号产生电路的灵活性。

在具体实施中，脉冲产生电路10可以包括第一周期脉冲信号产生电路和第二周期脉冲信号产生电路。

第一周期脉冲信号产生电路，用于根据初始信号ActEn和第一控制信号，生成第一周期脉冲信号ActCkN；

下降沿时钟信号产生电路，根据初始信号ActEn和第二控制信号，生成第二周期脉冲信号PrechgCkN。

其中，第一控制信号可以包括上升沿交错使能信号FnstaggerActEn、上升沿交错调整延时信号FnAdjActStaggerDly和上升沿交错调整延迟反信号FnAdjActStaggerDlyN，第二控制信号可以包括下降沿交错使能信号FnstaggerPrechgEn、上升沿交错调整延时信号FnAdjActStaggerDly、上升沿交错调整延迟反信号FnAdjActStaggerDlyN和下降沿使能信号PreEn。

具体的，如图2所示，为本发明实施例提供的第一周期脉冲信号产生电路的结构示意图。

上升沿时钟信号产生电路可以包括第一振荡器201和第三非门INV3；

第一振荡器201的第一输入端用于输入初始信号ActEn，第一振荡器201的第二输入端用于输入上升沿交错使能信号FnStaggerActEn，第一振荡器201的第三输入端用于输入上升沿交错调整延迟信号FnAdjActStaggerDly，第一振荡器201的第四输入端用于输入上升沿交错调整延迟反信号FnAdjActStaggerDlyN，第一振荡器201的输出端与第三非门INV3的输入端连接，用于输出上升沿时钟信号ActClk；第三非门INV3的输出端用于输出第一周期脉冲信号ActCkN。

如图3所示，为本发明实施例提供的一种第二周期脉冲信号产生电路的结构示意图。

第二周期脉冲信号产生电路可以包括第二振荡器202、第四非门INV4和第一与非门AN1；

第四非门INV4的输入端用于输入初始信号ActEn，第四非门INV4的输出端与第二振荡器202的第一输入端连接，用于输出初始信号反信号PrechgEn；

第二振荡器202的第二输入端用于输入所述下降沿交错使能信号FnStaggerPreEn，第二振荡器202的第三输入端用于输入上升沿交错调整延迟信号FnAdjActStaggerDly，第二振荡器202的第四输入端用于输入上升沿交错调整延迟反信号FnAdjActStaggerDlyN，第二振荡器202的输出端与第一与非门AN1的第一输入端连接，用于输出下降沿时钟信号PrechgClk；

第一与非门AN1的第二输入端用于输入下降沿使能信号PreEn，第一与非门AN1的输出端用于输出第二周期脉冲信号PrechgCkN。

本发明实施例中，第一振荡器201和第二振荡器202的具体结构可以相同，具体的，可以参照图4所示的振荡器结构。

如图4所示，为本发明实施例提供的一种振荡器的结构示意图。

振荡器可以包括第五与非门AN5、第六与非门AN6、第十四非门INV14、第十五非门INV15、第十六非门INV16、第十七非门INV17、第十八非门INV18、第十九非门INV19、第二十非门INV20、第二十一非门INV21、第二十二非门INV22、第一选择器Mul1、第二选择器Mul2、第三选择器Mul3、第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第九延时器409、第十延时器410、第十一延时器411第十二延时器412和第一脉冲转换单元413；

第五与非门AN5的第一输入端与第十六非门INV16的输出端连接，第五与非门AN5的第二输入端作为振荡器的第一输入端，第五与非门AN5的输出端与第六与非门AN6的第一输入端连接，用于输出延时信号Osc0；第六与非门AN6的第二输入端、第一触发器DFF1的RN端、第二触发器DFF2的RN端和第三触发器DFF3的RN端作为振荡器的第二输入端，第六与非门AN6的输出端与第十四非门INV14的输入端连接；第十四非门INV14的输出端与第十五非门INV15的输入端连接，用于输出延时反信号Osc0N；第十五非门INV15的输出端与第一选择器Mul1的第一输入端、第九延时器409的输入端连接；第九延时器409的输出端与第一选择器Mul1的第二输入端连接；第一选择器Mul1的输出端与第二选择器Mul2的第一输入端、第十延时器410的输入端连接，第一选择器Mul1的第一控制端作为振荡器的第三输入端，用于输入第一个上升沿交错调整延迟信号FnAdjActStaggerDly<0>，第一选择器Mul1的第二控制端作为振荡器的第四输入端，用于输入第一个上升沿交错调整延迟反信号FnAdjActStaggerDlyN<0>；第十延时器410的输出端与第二选择器Mul2的第二输入端连接；第二选择器Mul2的输出端与第十一延时器411的输入端连接，第二选择器Mul2的第一控制端作为振荡器的第三输入端，用于输入第二个上升沿交错调整延时信号FnAdjActStaggerDly<1>，第二选择器Mul2的第二控制端作为振荡器的第四输入端，用于输入第二个上升沿交错调整延迟反信号FnAdjActStaggerDlyN<1>；第十一延时器411的输出端与第十二延时器412的输入端连接；第十二延时器412的输出端与第十六非门INV16的输入端连接；

第一触发器DFF1的D输入端与第十七非门INV17的输出端、第二触发器DFF2的ClkN端连接，第一触发器DFF1的Clk端，用于输入延时信号Osc0，第一触发器DFF1的ClkN端用于输入延时反信号Osc0N，第一触发器DFF1的Q端与第十七非门INV7的输入端、第二触发器DFF2的Clk端连接；第二触发器DFF2的D端与第十八非门INV18的输出端、第三触发器DFF3的ClkN端连接，第二触发器DFF2的Q端与第十八非门INV18的输入端、第三触发器DFF3的Clk端、第三选择器Mul3的第一输入端连接；第三触发器DFF3的D端与第十九非门INV19的输出端连接，第三触发器DFF3的Q端与第十九非门INV19的输入端、第三选择器Mul3的第二输入端连接；第三选择器Mul3的输出端与第一脉冲转换单元413的输入端连接，第一脉冲转换单元413的输出端与第二十非门INV20的输入端连接，第三选择器Mul3的第一控制端作为振荡器的第三输入端，用于输入第三个上升沿交错调整延时信号FnAdjActStaggerDly<2>，第三选择器Mul3的第二控制端作为振荡器的第四输入端，用于输入第三个上升沿交错调整延迟反信号FnAdjActStaggerDlyN<2>；第二十非门INV20的输出端与第二十一非门INV21的输入端连接；第二十一非门INV21的输出端与第二十二非门INV22的输入端连接；第二十二非门INV22的输出端作为振荡器的输出端。

在一种实施例中，如图5所示，本发明实施例提供的交错信号产生电路还可以包括第五非门INV5和第四触发器DFF4；

第五非门INV5的输入端与第四触发器DFF4的时钟Clk端连接，用于输入第一原始信号ActEnPlaN，第五非门INV5的输出端与第四触发器DFF4的反相时钟ClkN端连接；

第四触发器DFF4的输入D端接地，第四触发器DFF4的异步复位RN端用于输入上升沿交错使能信号FnStaggerActEn，第四触发器DFF4的输出Q端用于输出下降沿使能信号PreEn。

在具体实施中，本发明实施例还包括上升沿交错使能信号产生电路、下降沿交错使能信号产生电路、上升沿交错调整延迟信号和上升沿交错调整延迟反信号产生电路。

上升沿交错使能信号电路，用于根据第二原始信号FnCoreActAllBnk和第三原始信号Burnin，生成上升沿交错使能信号FnStaggerActEn；

下降沿交错使能信号产生电路，用于根据第四原始信号RosEnBnki和上升沿交错使能信号FnStaggerActEn，生成下降沿交错使能信号FnStaggerPreEn；

上升沿交错调整延迟信号和上升沿交错调整延迟反信号产生电路，用于根据上升沿交错延迟信号ActStaggerDly，生成上升沿交错调整延迟反信号FnAdjActStaggerDlyN和上升沿交错调整延迟信号FnAdjActStaggerDly。

如图6所示，为本发明实施例提供的一种上升沿交错使能信号产生电路的结构示意图。

上升沿交错使能信号产生电路包括第二与非门AN2和第六非门INV6；

第二与非门AN2的第一输入端用于输入第二原始信号FnCoreActAllBnk，第二与非门AN2的第二输入端用于输入第三原始信号Burnin，第二与非门AN2的输出端与第六非门INV6的输入端连接；第六非门INV6的输出端用于输出上升沿交错使能信号FnStagerActEn。

如图7所示，为本发明实施例提供的一种下降沿交错使能信号产生电路的结构示意图。

下降沿交错使能信号产生电路包括第三与非门AN3、第四与非门AN4、第七非门INV7、第八非门INV8和脉冲转换单元1011；

第三与非门AN3的第一输入端用于输入第四原始信号RosEnBnki，第三与非门AN3的第二输入端用于输入上升沿交错使能信号FnStaggerActEn，第三与非门AN3的输出端与第七非门INV7的输入端连接；

第七非门INV7的输出端与脉冲转换单元1011的输入端连接，用于输出初始信号ActEn；

脉冲转换单元1011的输出端与第四与非门AN4的第一输入端连接；

第四与非门AN4的第二输入端用于输入上升沿交错使能信号FnStaggerActEn，第四与非门AN4的输出端与第八非门INV8的输入端连接；

第八非门INV8的输出端用于输出下降沿交错使能信号FnStagePreEn。

如图8所示，为本发明实施例提供的一种上升沿交错调整延迟信号和上升沿交错调整延迟反信号产生电路。

上升沿交错调整延迟信号和上升沿交错调整延迟反信号产生电路包括第九非门INV9和第十非门INV10；

第九非门INV9的输入端用于输入ActStaggerDly，第九非门INV9的输出端与第十非门INV10的输入端连接，用于输出上升沿交错调整延迟反信号FnAdjActStaggerDlyN，第十非门INV10的输出端用于输出上升沿交错调整延迟信号FnAdjActStaggerDly。

下面结合波形图对初始信号ActEn、上升沿时钟信号ActClk、下降沿时钟信号PrechgClk、第一周期脉冲信号ActCkN和第二周期脉冲信号PrechgCkN进行说明。

如图9所示，初始信号ActEn包括一个上升沿和一个下降沿，上升沿时钟信号ActClk中的第一个脉冲在初始信号ActEn的上升沿处，然后在每个延时时间处，产生一个脉冲，同理，下降沿时钟信号PreClk的第一个脉冲在初始信号ActEn的下降沿处，然后每在一个延时时间处，产生一个脉冲。其中，上升沿时钟信号ActClk中的第一个脉冲和最后一个脉冲之间的时间间隔与初始信号ActEn的上升沿和下降沿之间的时间间隔相同，下降沿时钟信号PreClk的第一个脉冲和最后一个脉冲之间的间隔与初始信号ActEn的上升沿和下降沿之间的时间间隔相同。

从图9中可以看出，第一周期脉冲信号ActCkN为上升沿时钟信号ActClk的反相信号，第二周期脉冲信号为下降沿时钟信号PreClk的反相信号。

上述实施例，根据初始信号，生成第一周期脉冲信号和第二周期脉冲信号，再通过对第一周期脉冲信号和第二周期脉冲信号进行计数，下面对如何对第一周期脉冲信号和第二周期脉冲信号进行计数进行说明。

本发明实施例提供的计数电路包括可以多个串联的上升沿触发信号产生电路和多个下降沿触发信号产生电路。

上升沿触发信号产生电路的个数与下降沿触发信号产生电路的个数相同。

针对每个上升沿触发信号产生电路，用于根据第一周期脉冲信号ActCkN、上升沿交错使能延时信号FnStaggerActEnDly、上升沿交错使能信号FnStaggerActEn、供电电压和与该上升沿触发信号产生电路连接的上一个上升沿触发信号产生电路输出的上升沿计数信号CntAct，生成上升沿触发信号CntActN；

针对每个下降沿触发信号产生电路，用于根据第二周期脉冲信号PrechgCkN、下降沿交错脉冲延时信号fnStaggerPrechgEnDly、下降沿交错使能信号fnStaggerPrechgEn、供电电压和与该下降沿触发信号产生电路串联连接的上一个下降沿触发信号产生电路输出的下降沿计数信号CntPre，生成下降沿触发信号CntPreN。

下面对上升沿触发信号产生电路和下降沿触发信号产生电路进行详细说明。

如图10所示，为本发明实施例提供的上升沿触发信号产生电路的结构示意图。

上升沿触发信号产生电路可以包括第一计数器101和第十一非门INV11；

第一计数器101的第一输入端用于输入第一周期脉冲信号ActCkN，第一计数器101的第二输入端用于输入上升沿交错使能延时信号FnStaggerActEnDly，第一计数器101的第三输入端用于输入供电电压VSS或与第一计数器101连接的上一个第一计数器101输出的上升沿计数信号CntAct，第一计数器101的第四输入端用于输入上升沿交错使能信号FnStaggerActEn，第一计数器101的第五输入端用于输入供电电压VSS，第一计数器101的输出端和下一个第一计数器101的第三输入端、第十一非门INV11的输入端连接，用于输出上升沿计数信号CntAct；

第十一非门INV11的输出端用于输出上升沿触发信号CntActN。

需要说明的是，图10中CntAct<7:0>代表有8个CntAct，即CntAct<0>、CntAct<1>、CntAct<2>、CntAct<3>、CntAct<4>、CntAct<5>、CntAct<6>、CntAct<7>，也就是有8个上升沿时钟计数电路，第一个上升沿计数电路中的第一计数器的第三输入端，也即In端，输入供电电压VSS，第二个上升沿计数电路中的第一计数器的输出端与第一个上升沿触发信号产生电路中的第一计数器的第三输入端连接，依此类推。

如图11所示，为本发明实施例提供的下降沿触发信号产生电路的结构示意图。

下降沿触发信号产生电路可以包括第二计数器102和第十二非门INV12；

第二计数器102的第一输入端用于输入第二周期脉冲信号PreCkN，第二计数器102的第二输入端用于输入下降沿交错使能延时信号FnStaggerPreEnDly，第二计数器102的第三输入端用于输入供电电压VSS或与该第二计数器102连接的上一个第二计数器102输出的下降沿计数信号CntPre，第二计数器102的第四输入端用于输入下降沿交错使能信号FnStaggerPreEn，第二计数器102的第五输入端用于输入供电电压VSS，第二计数器102的输出端与第十二非门INV12的输入端连接，用于输出下降沿计数信号CntPre；

第十二非门INV12的输出端用于输出下降沿触发信号CntPreN。

需要说明的是，图11中CntPre<7:0>代表有8个CntPre，即CntPre<0>、CntPre<1>、CntPret<2>、CntPre<3>、CntPre<4>、CntPre<5>、CntPre<6>、CntPre<7>，也就是有8个下降沿触发信号产生电路，第一个下降沿触发信号产生电路中的第二计数器的第三输入端，也即In端，输入VSS，第二个下降沿触发信号产生电路中的第二计数器的输出端与第一个下降沿触发信号产生电路中的第二计数器的第三输入端连接，依此类推。

在具体实施中，第一计数器101和第二计数器102可以为相同的计数器，如图12所示，该计数器可以包括第二十四非门INV24、第二十五非门INV25、第二十六非门INV26、第二十七非门INV27、第五触发器DFF5和第四选择器Mul4。

第二十四非门的输入端和第四选择器Mul4的第二控制端作为计数器的En端，第二十四非门INV27的输出端与第四选择器Mul4的第一控制端连接，第二十五非门INV25的输入端作为计数器的In端，第二十五非门INV25的输出端与第四选择器Mul4的第一输入端连接，第二十六非门INV26的输入端作为计数器的Temp端，第二十六非门INV26的输出端与第四选择器Mul4的第二输入端连接，第二十七非门INV27的输入端和第五触发器DFF5的Clk端作为计数器的Clk端，第二十七非门INV27的输出端与第五触发器DFF5的ClkN端连接，第五触发器DFF5的RN端作为计数器的RN端，第五触发器DFF5的Q端作为计数器的Cnt端。

上述实施例中，计数电路对第一周期脉冲信号和第二周期脉冲信号进行计数，生成上升沿触发信号和下降沿触发信号，信号产生电路根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲信号。

本发明实施例提供的交错脉冲信号产生电路，还可以包括上升沿交错使能延时信号产生电路和下降沿交错使能延时信号产生电路；

如图13所示，上升沿交错使能延时信号产生电路可以包括第一延时器1301、第二延时器1302、第三延时器1303和第四延时器1304；

第一延时器1301的输入端用于输入初始信号ActEn，第一延时器1301的输出端与第二延时器1302的输入端连接，第二延时器1302的输出端与第三延时器1303的输入端连接，第三延时器1303的输出端与第四延时器1304的输入端连接，第四延时器1304的输出端用于输出上升沿交错使能延时信号FnStaggerActEnDly。

如图14所示，下降沿交错使能延时信号产生电路可以包括第五延时器1305、第六延时器1306、第七延时器1307、第八延时器1308、或非门1309和第十三非门INV13；

或非门1309的第一输入端用于输入初始信号ActEn，或非门1309的第二输入端用于输入下降沿使能信号PreEn，或非门1309的输出端与第十三非门INV13的输入端连接，第十三非门INV13的输出端与第五延时器1305的输入端连接，第五延时器1305的输出端与第六延时器1306的输入端连接，第六延时器1306的输出端与第七延时器1307的输入端连接，第七延时器1307的输出端与第八延时器1308的输入端连接，第八延时器1308的输出端用于输出下降沿交错使能延时信号FnStaggerPreEnDly。

下面对信号产生电路进行详细说明。

本发明实施例提供的信号产生电路可以包括多个信号产生子电路，每个信号产生子电路，用于根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲子信号，多个交错脉冲子信号组成交错脉冲信号。

在具体实施中，如果输入到多个信号产生子电路中相邻的信号产生子电路的上升沿触发信号的间隔相同，则产生的交错脉冲信号为等间隔的交错脉冲信号；

如果输入到多个所述信号产生子电路中相邻的信号产生子电路的上升沿触发信号的间隔不同，则生成的交错脉冲信号为非等间隔的交错脉冲信号；

如果输入到每个信号产生子电路中的上升沿触发信号和下降沿触发信号间隔的时钟周期相同，则生成的交错脉冲信号为等脉宽的交错脉冲信号；

如果输入到每个信号产生子电路中的上升沿触发信号和对应的下降沿触发信号间隔的时钟周期不同，则生成的交错脉冲信号为非等脉宽的交错脉冲信号。

如图15所示，为本发明实施例提供的信号产生子电路的结构示意图。

信号产生子电路可以包括SR锁存器1051、第一非门INV1和第二非门INV2；

SR锁存器1051的第一输入端用于输入上升沿触发信号CntActN，SR锁存器1051的第二输入端用于输入下降沿触发信号CntPreN，SR锁存器1051的第三输入端用于输入上升沿交错使能信号FnStaggerActEn，SR锁存器1051的输出端与第一非门INV1的输入端连接；第一非门INV1的输出端与第二非门INV2的输入端连接；第二非门INV2的输出端输出交错脉冲子信号Pwl(n)。

为了便于理解，下面分别对交错脉冲信号为等间隔等脉冲、等间隔非等脉冲、非等间隔等脉冲和非等间隔非等脉冲进行说明。

实施例一：

如图16所示，输入到第一个信号产生子电路中的上升沿触发信号为CntActN<0>，下降沿触发信号为CntPreN<0>，输入到第二个信号产生子电路中的上升沿触发信号为CntActN<1>，下降沿触发信号为CntPreN<1>，输入到第三个信号产生子电路中的上升沿触发信号为CntActN<2>，下降沿触发信号为CntPreN<2>。

CntActN<0>和CntActN<1>之间的时间间隔为第一周期脉冲信号的一个周期，CntActN<1>和CntActN<2>的时间间隔为第一周期脉冲信号的一个周期，因此，产生的交错脉冲信号为等间隔的交错脉冲信号；

CntActN<0>和CntPreN<0>之间的时间间隔为初始信号ActEn的一个周期，CntActN<1>和CntPreN<1>之间的时间间隔为初始信号ActEn的一个周期，CntActN<2>和CntPreN<2>之间的时间间隔为初始信号ActEn的一个周期，因此，产生的交错脉冲信号为等脉冲的交错脉冲信号。

需要说明的是，输出交错子信号Pwl(1)的电路和输出交错子信号Pwl(2)的电路为相邻的信号产生子电路。输出交错子信号Pwl(2)的电路和输出交错子信号Pwl(3)的电路为相邻的信号产生子电路；CntActN<0>和CntActN<1>为输入到相邻的信号产生子电路中的上升沿触发信号，CntActN<1>和CntActN<2>也为输入到相邻的信号产生子电路中的上升沿触发信号；CntActN<0>和CntPreN<0>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<1>和CntPreN<1>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<2>和CntPreN<2>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号。

如图17所示，为基于图16产生的信号的波形图。

假设第一周期脉冲信号的时钟周期为t，初始信号的周期为T，则交错脉冲信号之间的间隔为t，脉宽为T。从图17中也可以看出，该交错脉冲信号为等间隔等脉冲的交错脉冲信号。

实施例二：

如图18所示，输入到第一个信号产生子电路中的上升沿触发信号为CntActN<0>，下降沿触发信号为CntPreN<0>，输入到第二个信号产生子电路中的上升沿触发信号为CntActN<2>，下降沿触发信号为CntPreN<1>，输入到第三个信号产生子电路中的上升沿触发信号为CntActN<5>，下降沿触发信号为CntPreN<2>。

CntActN<0>和CntActN<2>之间的时间间隔为第一周期脉冲信号的两个周期，CntActN<2>和CntActN<5>的时间间隔为第一周期脉冲信号的三个周期，因此，产生的交错脉冲信号为非等间隔的交错脉冲信号；

CntActN<0>和CntPreN<0>之间的时间间隔为初始信号ActEn的一个周期，CntActN<2>和CntPreN<1>之间的时间间隔为初始信号ActEn的一个周期减去一个下降沿反信号的时钟周期，CntActN<5>和CntPreN<2>之间的时间间隔为初始信号ActEn的一个周期减去三个下降沿反信号的时钟周期，因此，产生的交错脉冲信号为非等脉冲的交错脉冲信号。

需要说明的是，输出交错子信号Pwl(1)的电路和输出交错子信号Pwl(2)的电路为相邻的信号产生子电路。输出交错子信号Pwl(2)的电路和输出交错子信号Pwl(3)的电路为相邻的信号产生子电路；CntActN<0>和CntActN<2>为输入到相邻的信号产生子电路中的上升沿触发信号，CntActN<2>和CntActN<5>也为输入到相邻的信号产生子电路中的上升沿触发信号；CntActN<0>和CntPreN<0>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<2>和CntPreN<1>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<5>和CntPreN<2>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号。

如图19所示，为基于图18产生的信号的波形图。

假设第一周期脉冲信号的时钟周期为t，下降沿反信号的时钟周期也为t，初始信号的周期为T。从图17中也可以看出，该交错脉冲信号为非等间隔非等脉冲的交错脉冲信号。

实施例三：

如图20所示，输入到第一个信号产生子电路中的上升沿触发信号为CntActN<0>，下降沿触发信号为CntPreN<0>，输入到第二个信号产生子电路中的上升沿触发信号为CntActN<1>，下降沿触发信号为CntPreN<2>，输入到第三个信号产生子电路中的上升沿触发信号为CntActN<2>，下降沿触发信号为CntPreN<5>。

CntActN<0>和CntActN<1>之间的时间间隔为第一周期脉冲信号的一个周期，CntActN<1>和CntActN<2>的时间间隔为第一周期脉冲信号的一个周期，因此，产生的交错脉冲信号为等间隔的交错脉冲信号；

CntActN<0>和CntPreN<0>之间的时间间隔为初始信号ActEn的一个周期，CntActN<1>和CntPreN<2>之间的时间间隔为初始信号ActEn的一个周期加上一个下降沿反信号的时钟周期，CntActN<5>和CntPreN<2>之间的时间间隔为初始信号ActEn的一个周期加上三个下降沿反信号的时钟周期，因此，产生的交错脉冲信号为非等脉冲的交错脉冲信号。

需要说明的是，输出交错子信号Pwl(1)的电路和输出交错子信号Pwl(2)的电路为相邻的信号产生子电路。输出交错子信号Pwl(2)的电路和输出交错子信号Pwl(3)的电路为相邻的信号产生子电路；CntActN<0>和CntActN<1>为输入到相邻的信号产生子电路中的上升沿触发信号，CntActN<1>和CntActN<2>也为输入到相邻的信号产生子电路中的上升沿触发信号；CntActN<0>和CntPreN<0>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<1>和CntPreN<2>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<5>和CntPreN<2>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号。

如图21所示，为基于图20产生的信号的波形图。

假设第一周期脉冲信号的时钟周期为t，下降沿反信号的时钟周期也为t，初始信号的周期为T。从图21中也可以看出，该交错脉冲信号为等间隔非等脉冲的交错脉冲信号。

实施例四：

如图22所示，输入到第一个信号产生子电路中的上升沿触发信号为CntActN<0>，下降沿触发信号为CntPreN<0>，输入到第二个信号产生子电路中的上升沿触发信号为CntActN<1>，下降沿触发信号为CntPreN<1>，输入到第三个信号产生子电路中的上升沿触发信号为CntActN<4>，下降沿触发信号为CntPreN<4>。

CntActN<0>和CntActN<1>之间的时间间隔为第一周期脉冲信号的一个周期，CntActN<1>和CntActN<4>的时间间隔为第一周期脉冲信号的三个周期，因此，产生的交错脉冲信号为非等间隔的交错脉冲信号；

CntActN<0>和CntPreN<0>之间的时间间隔为初始信号ActEn的一个周期，CntActN<1>和CntPreN<1>之间的时间间隔为初始信号ActEn的一个周期，CntActN<4>和CntPreN<4>之间的时间间隔为初始信号ActEn的一个周期，因此，产生的交错脉冲信号为等脉冲的交错脉冲信号。

需要说明的是，输出交错子信号Pwl(1)的电路和输出交错子信号Pwl(2)的电路为相邻的信号产生子电路。输出交错子信号Pwl(2)的电路和输出交错子信号Pwl(3)的电路为相邻的信号产生子电路；CntActN<0>和CntActN<1>为输入到相邻的信号产生子电路中的上升沿触发信号，CntActN<1>和CntActN<4>也为输入到相邻的信号产生子电路中的上升沿触发信号；CntActN<0>和CntPreN<0>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<1>和CntPreN<1>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号，CntActN<4>和CntPreN<4>为输入到同一个信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号。

如图23所示，为基于图22产生的信号的波形图。

假设第一周期脉冲信号的时钟周期为t，下降沿反信号的时钟周期也为t，初始信号的周期为T。从图23中也可以看出，该交错脉冲信号为非等间隔等脉冲的交错脉冲信号。

本发明实施例提供的交错脉冲信号产生电路，计数电路对第一周期脉冲信号和第二周期脉冲信号进行计数，生成上升沿触发信号和下降沿触发信号，信号产生电路根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲信号，由于输入到每个信号产生电路的上升沿触发信号之间的间隔可以相同，也可以不同，输入到每个信号产生电路的上升沿触发信号和下降沿触发信号之间的间隔可以相同，也可以不同，因此得到的交错脉冲信号的脉宽和间距可以灵活设置，进而提高交错脉冲信号产生电路的灵活性。

基于相同的发明构思，本发明实施例还提供一种集成芯片，该集成芯片包括上述任一一种交错信号产生电路。

集成芯片的具体实施可以参见交错信号产生电路的实施，此处不再赘述。

显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (12)

1.一种交错信号产生电路，其特征在于，包括：

脉冲产生电路，用于根据初始信号，生成第一周期脉冲信号和第二周期脉冲信号；

计数电路，用于对所述第一周期脉冲信号和所述第二周期脉冲信号进行计数，生成多个等间隔的上升沿触发信号和等间隔的下降沿触发信号；

信号产生电路，用于根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲信号。

2.根据权利要求1所述的电路，其特征在于，所述信号产生电路包括多个信号产生子电路；

每个信号产生子电路，用于根据输入的上升沿触发信号和输入的下降沿触发信号，生成交错脉冲子信号；

其中，多个所述交错脉冲子信号组成所述交错脉冲信号。

3.根据权利要求2所述的电路，其特征在于，所述信号产生子电路包括SR锁存器、第一非门和第二非门：

所述SR锁存器的第一输入端用于输入上升沿触发信号，所述SR锁存器的第二输入端用于输入下降沿触发信号，所述SR锁存器的第三输入端用于输入上升沿交错使能信号，所述SR锁存器的输出端与所述第一非门的输入端连接；

所述第一非门的输出端与所述第二非门的输入端连接；

所述第二非门的输出端用于输出所述交错脉冲子信号。

4.根据权利要求2所述的电路，其特征在于，若输入到多个所述信号产生子电路中相邻的信号产生子电路的上升沿触发信号的间隔相同，则所述交错脉冲信号为等间隔的交错脉冲信号；

若输入到多个所述信号产生子电路中相邻的信号产生子电路的上升沿触发信号的间隔不同，则所述交错脉冲信号为非等间隔的交错脉冲信号；

若输入到每个所述信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号的间隔相同，则所述交错脉冲信号为等脉宽的交错脉冲信号；

若输入到每个所述信号产生子电路中的上升沿触发信号和与其对应的下降沿触发信号的间隔不同，则所述交错脉冲信号为非等脉宽的交错脉冲信号。

5.根据权利要求1所述的电路，其特征在于，所述脉冲产生电路包括第一周期脉冲信号产生电路和第二周期脉冲信号产生电路；

所述第一周期脉冲信号产生电路，用于根据所述初始信号和第一控制信号，生成所述第一周期脉冲信号；

所述第二周期脉冲信号产生电路，用于根据所述初始信号和第二控制信号，生成所述第二周期脉冲信号。

6.根据权利要求5所述的电路，其特征在于，所述第一周期脉冲信号产生电路包括：第一振荡器和第三非门；所述第一控制信号包括上升沿交错使能信号、上升沿交错调整延迟信号和上升沿交错调整延迟反信号；

所述第一振荡器的第一输入端用于输入所述初始信号，所述第一振荡器的第二输入端用于输入所述上升沿交错使能信号，所述第一振荡器的第三输入端用于输入所述上升沿交错调整延迟信号，所述第一振荡器的第四输入端用于输入所述上升沿交错调整延迟反信号，所述第一振荡器的输出端与所述第三非门的输入端连接；所述第三非门的输出端用于输出所述第一周期脉冲信号；

所述第二周期脉冲信号产生电路包括第二振荡器、第四非门和第一与非门；所述第二控制信号包括下降沿交错使能信号、上升沿交错调整延迟信号、上升沿交错调整延迟反信号和下降沿使能信号；

所述第四非门的输入端用于输入所述初始信号，所述第四非门的输出端与所述第二振荡器的第一输入端连接；

所述第二振荡器的第二输入端用于输入所述下降沿交错使能信号，所述第二振荡器的第三输入端用于输入所述上升沿交错调整延迟信号，所述第二振荡器的第四输入端用于输入所述上升沿交错调整延迟反信号，所述第二振荡器的输出端与所述第一与非门的第一输入端连接；

所述第一与非门的第二输入端用于输入所述下降沿使能信号，所述第一与非门的输出端用于输出所述第二周期脉冲信号。

7.根据权利要求6所述的电路，其特征在于，还包括第五非门和触发器；

所述第五非门的输入端与所述触发器的时钟端连接，用于输入第一原始信号，所述第五非门的输出端与所述触发器的反相时钟端连接；

所述触发器的输入端接地，所述触发器的异步复位端用于输入所述上升沿交错使能信号，所述触发器的输出端用于输出所述下降沿使能信号。

8.根据权利要求5所述的电路，其特征在于，还包括第二与非门、第三与非门、第四与非门、第六非门、第七非门、第八非门、第九非门、第十非门和脉冲转换单元；

所述第二与非门的第一输入端用于输入第二原始信号，所述第二与非门的第二输入端用于输入第三原始信号，所述第二与非门的输出端与所述第六非门的输入端连接；

所述第六非门的输出端用于输出上升沿交错使能信号；

所述第三与非门的第一输入端用于输入第四原始信号，所述第三与非门的第二输入端用于输入所述上升沿交错使能信号，所述第三与非门的输出端与所述第七非门的输入端连接；

所述第七非门的输出端与脉冲转换单元的输入端连接，用于输出所述上升沿使能信号；

所述脉冲转换单元的输出端与所述第四与非门的第一输入端连接；

所述第四与非门的第二输入端用于输入所述上升沿交错使能信号，所述第四与非门的输出端与所述第八非门的输入端连接；

所述第八非门的输出端用于输出所述下降沿交错使能信号；

所述第九非门的输入端用于输入第五原始信号，所述第九非门的输出端与所述第十非门的输入端连接，用于输出所述上升沿交错调整延迟反信号；

所述第十非门的输出端用于输出所述上升沿交错调整延迟信号。

9.根据权利要求1所述的电路，其特征在于，所述计数电路包括多个串联的上升沿触发信号产生电路和多个串联的下降沿触发信号产生电路；

上升沿触发信号产生电路，用于根据所述第一周期脉冲信号、上升沿交错使能延时信号、所述上升沿交错使能信号、供电电压和与所述上升沿触发信号产生电路连接的上一个上升沿计数信号产生电路输出的上升沿计数信号，生成所述上升沿触发信号；

下降沿触发信号产生电路，用于根据所述第二周期脉冲信号、下降沿交错使能延时信号、所述下降沿交错使能信号、供电电压和与所述下降沿触发信号产生电路连接的上一个下降沿计数信号产生电路输出的下降沿计数信号，生成所述下降沿触发信号。

10.根据权利要求9所述的电路，其特征在于，所述上升沿触发信号产生电路包括第一计数器和第十一非门；

所述第一计数器的第一输入端用于输入所述第一周期脉冲信号，所述第一计数器的第二输入端用于输入所述上升沿交错使能延时信号，所述第一计数器的第三输入端用于输入供电电压或与所述第一计数器连接的上一个第一计数器输出的上升沿计数信号，所述第一计数器的第四输入端用于输入所述上升沿交错使能信号，所述第一计数器的第五输入端用于输入供电电压，所述第一计数器的输出端和下一个第一计数器的第三输入端、所述第十一非门的输入端连接，用于输出上升沿计数信号；

所述第十一非门的输出端用于输出所述上升沿触发信号；

所述下降沿触发信号产生电路包括第二计数器和第十二非门；

所述第二计数器的第一输入端用于输入所述第二周期脉冲信号，所述第二计数器的第二输入端用于输入所述下降沿交错使能延时信号，所述第二计数器的第三输入端用于输入VSS或与所述第二计数器连接的上一个第二计数器输出的下降沿计数信号，所述第二计数器的第四输入端用于输入下降沿交错使能信号，所述第二计数器的第五输入端用于输入供电电压，所述第二计数器的输出端与所述第十二非门的输入端连接，用于输出下降沿触发信号；

所述第十二非门的输出端用于输出所述下降沿触发信号。

11.根据权利要求10所述的电路，其特征在于，还包括第一延时器、第二延时器、第三延时器、第四延时器、第五延时器、第六延时器、第七延时器、第八延时器、或非门和第十三非门；

所述第一延时器的输入端用于输入所述初始信号，所述第一延时器的输出端与所述第二延时器的输入端连接，所述第二延时器的输出端与所述第三延时器的输入端连接，所述第三延时器的输出端与所述第四延时器的输入端连接，所述第四延时器的输出端用于输出所述上升沿交错使能延时信号；

所述或非门的第一输入端用于输入所述初始信号，所述或非门的第二输入端用于输入所述下降沿使能信号，所述或非门的输出端与所述第十三非门的输入端连接，所述第十三非门的输出端与所述第五延时器的输入端连接，所述第五延时器的输出端与所述第六延时器的输入端连接，所述第六延时器的输出端与所述第七延时器的输入端连接，所述第七延时器的输出端与所述第八延时器的输入端连接，所述第八延时器的输出端用于输出所述下降沿交错使能延时信号。

12.一种集成芯片，其特征在于，包括如权利要求1-11任一所述的交错信号产生电路。

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