SU1051732A1 - Делитель частоты с регулируемым коэффициентом делени - Google Patents

Abstract

ДЕЛИТЕЛЬ ЧАСТОТЫ С РЕГУЛЙРУЮвиМ КОЭФФЩИЕНТСМ ДЕЛЕНИЯ, сЬдер авдий п д арительный делитель выход которого соединен с входами синхронизации первого и вто рого В -триггеров, с счетными входа |мн лрбГранФШруеА&дх счетчиков импуль сов младших и старших разр дов, выход которого череэ блок опознавание соединен с D пвходом второго D -трнг гера, пр мой выход которого подключен к входам начальной установки программируек&ис счетчиков нмпульбов старших и Г4ладших разр дов, выход которого соединен с О -входом первого Р -триггера, инверсиый выход которого подключен к управл кцему входу предварительного делител  частоты , отлич ающийс  тем, что, с целью расширени  диапазона изменени  коэффицнеита делени  за счет возможности получ1ени  дробных коэффициентов, в иего введен блок nporpai««d, включенный между инверсным выходом второго D -триггера и R-входом первого D -триггера.

Description

Изобретение относитс  к импуль ной технике и автоматике и может быть использовано, в аппаратуре об работки цифровой информации. Известен управл емый делитель частоты, содержащий предварительны делитель частоты с двум  коэффициентами делени , программируемый сч чик, делитель частоты с переменным коэффициентом делени , блок введени  единичных приращений, блок управлени  и управл емый преобразова тель параллельного кода в последовательный (блок программы ) f| , Недостатком данного устройства  вл етс  егоСЛОЖНОСТЬ вследствие наличи  специального блока введени  единичных приращений. Наиболее близким по технической сущности к предлагаемому  вл етс  делитель частоты с переменным коэффициентом делени , содержащий предварительный делит,ель частоты, выполненный на четырех D -триггера и трех логических элементах типа 2И-НЕ, выход которого соединен с входами синхронизации первого и вт рого D -триггеров, со счетным входом программируемого счетчика млад ших разр дов, выполненного на реве сивном счетчике единиц коэффициента делени , логических элементах 2И-НЕ, 4ИЛИ-НЕ И инверторе, и со счетным входом программируемого счетчика старших разр дов, представл ющего собой последовательное соединение реверсивных счетчиков д с тков, сотен, тыс ч, дес тков тыс ч , сотен тыс ч коэффициентов делени , выходы которого подключены к входам бло.ка опознавани , выполненного на четырех логических элементах ИЛИ-НЕ, двух инверторах и логическом элементе И-НЕ, выходом соединенного с D -входом второго D-триггера, пр мой выход которого подключен одновременно к входу R тановки первого D -триггера, к вхо дам начальной установки программир емого счетчика старших разр дов и программируекюго счетчика младших разр дов, выходом соединенного с D-входом первого) -триггера, инверсный выход которого подключен к входу управлени  предварительного делител . Причем первыйD-триггер необходИм в данном устройстве дл  нормировани  задержки, возникающей при формировании сигнала управлени  коэффициентом делени  предварительно го делител , котора  не должна пре иышать одного такта делени  предва рительного делител , что обеспечивает быстродействие всего устройст ва, равным быстродействию нерегули руемого делител  2 , Недостатком известного устройства  вл етс  невозможность попучени  .нецелого коэффициента делени . Цель изобретени  - расширение диапазона изменени  коэффициента делени  за счет возможности получени  дробных коэффициентов «I Поставленна  цель достигаетс  тем, что в делителе частоты с регулируемым коэффициентом давлени , содержащем предварительный делитель частоты, выход которого соединен с входами синхронизации первого и вто poroD-триггеров, со счеттлми входами программируемых счетчиков импульсов младших и старших разр дов, выход которого через блок опознавани  соединен cD-входом второго-D -триггера , пр мой выход которого подключен к входам начальной установки программируелых счетчиков импульсов старших и младших разр дов, выход которого соединен cD-входом первого D -триггера, инверсный выход которого подключен к управл ющему входу предварительного} делител  частоты, .введен блок программы, включенный между инверсным выходом второго D -триггера и R -входом первого 1)-триггера. На фиг. 1 приведена структурна  электрическа  схема предлагаемого делител  частоты с регулируемым коэффициентом делени ; на фиг. 2 временные диаграм1« 1, по сн ющие рабО ту делител  частоты. Делитель частоты с регулируемым коэффициентом делени  содержит пред&аритель1шй делитель 1 частоты с коэффициенто.м делени  К или K-fl, (Программируемый счетчик 2 импульсов старших разр дов, шину 3 ввода параллельного кода управлени  счетчиком 2, блок 4 опознавани , программиpye &Iй счетчик 5 импульсов младших разр дов, состо щий из счетчика б импульсов с предварительной установкой кода и RS -триггера 7, шину 8 ввода параллельного кода управлени  счетчиком 5 импульсов младших разр дов, первый О-триггер 9, второй Г-триггер 10, блок 11 программы, состо щий из цифрового накопител  12 и логического элемента 13 И-НЕ и шину 14 ввода параллельного кода управлени  блоком 11 программы; .. Выход предварительного делител  1 соединен с входами синхронизации первого и второго D -триггеров 9 и 10 и со счетными входами счетчиков 2 и 6. Выход счётчика 2 соединен с блоком 4 опознавани , выход которого подключен KD -входу триггера 10, пр мой выход которого соединен с входами установки начального кода счетчиков 2 и 6 и сS-входой RS-триггера 7. Инверсный выход второго

-триггера 10  вл етс  выходом всего устройства и, кроме того, соединен с входом синхронизации цифрового накопител  12 и первым входом логического элемента 13 И-НЕ, второй вход которого подключен к выходу переноса цифрового накопител  12, а выход соединен с R -входом первого D -триггера 9. Выход счетчика 6 соединен с Й-входомК5-триггера 7, вЫход которого подключен к1)-входу первого -триггера 9, инверсным выходом со единеииоро с входом управлени  предагфительного делител  1. Через шины 3, 8 и 14 в счетчики 2 и 6 и цифро вой накопитель 12 подаетс  параллель-15 ны  код управлени  старшими, млахвоими и дробными разр дами соответственно .

Устройство работает следующим образом .20

Программируемый счетчик 2 подсчи-. тывает количество тактов делени  предварительного делител  1. Колйчество тактов делени  определ етс  кодом управлени  старшими разр дами. 25 Цикл счета счетчика 2  вл етс  циклом делени  всего устройства. За два такта до окончани  цикла счета счетчика 2 блок 4 формирует сигнал, который подготавливает к переключе- чл нию второй D -триггер 10 noD -входу. По следующему счетному импyJrIьcy с выхода предварительного делител  1 за один такт до окончани  цикла счета счетчика 2 второйD -триггер 10 переключаетс  it вырабатывает импульс начальной установки кодов программируемых счетчиков 2 и 5, которые устанавливаютс  в начальное состо ние . Импульс последнего цикла счета с выхода предварит ьного делител  0 1 измен ет состо ние счетчиков 2 и 5 и переключает второй D -триггер

10,тем самым заканчива  импульс, начальной установки. По импульсу начальной установки измен ет свое 45 состо ние R5-триггер 7 и подготавли|Вает к переключению первый I) -триггер 9 noD-входу.

Бели дробные разр ды оэффициенla делени  равны нулю, то по им- 50 пульсу последнего такта цикла счета первыйD-триггер 9 не переключитс , так как при этом на R -вход первого 0-триггера 9 воздействует импульс начальной установки с выхода блока ,

11,КОТО1Л1Й передает его с инверс- ного выхода второго) -триггера 10. Это необходимо потому, что счетчик

6 не считает импульс последнего такта цикла счета, позтому и переключение первого) -триггера 9 задёрживаетс  на один такт. После переклю чени  перйого D -триггера 9 в предварительном делителе 1 устанавливаетс  коэффициент делени , равный , К+1. Счетчик б после отсчета необ-. 65

ходимого количества тактов делени  на коэффициент К+1, задаваемого кодом управлени  младшими разр дами, формирует сигнал, который переключает RS -триггер 7. Паи этом измен етс  информаци  на О -входе первого D -триггера 9. По следующему счетному импульсу с выхода предварительного делител  1 первый) -триггер 9 переключаетс  и формируетс  сигнал на установку в предварительном делителе 1 коэффициента. К. Таким образом , в начале цикла счетчик 2 подсчитывает определенное количество тактов делени  предварительного делител  1 с коэффициентом делени  K-fl. Далее счетчик 2 подсчитывает такты делени  предварительного делител  1 с коэффициентом делени  К до окончани  цикла.счета счетчика 2.

Если дробные разр ды коэффициент делени  не равш нулю, то в некоторых циклах делени , определ е шх блоком 11, коэффициент делени  всего устройства увеличиваетс  на единицу . Это достигаетс  тем, что блок 11 не пропускает в этих циклах импульс начальной установки на 9 -вход первого Р -триггера 9. При этом переключение первогоD -триггера 9 не задерживаетс  на один такт, поэтому длительность сигнала с выхода первогхэ D -триггера 9 на установку в предварительном делителе 1 коэффициент увеличиваетс  на один такт. В результате предварительный делитель 1 лишний раз делит частоту входного сигнала на К-И, что увеличивает коэффициент делени  всего устройства на единицу. Пор док распределени  циклов делени , в которы коэффициент делени  всего устройства увеличиваетс  на единицу, определ етс  принципом работы цифрового накопител  12 и кодом К управлени  дробными разр дами. По каждрму выходному импульсу в цифровом накопителе 12 происходит добавление к его содержимому кода К управлени  дробными разр дами. При переполнении цифрового накопител  12 на его выходе формируетс  логический нуль, который запрещает прохождение импульса начальной установки наR -вход первого В -триггера 9. Если емкость цифрового накопител  12 равна MI то в К из М циклах делени  всего устройства происходит переполнение цифрового накопител  12. При этом коэффициент делени  всего устройств увеличиваетс  на величину, равную К/М, и ,дискретность изменени  коэффициента делени  равна 1/М.

В интервале времени t t tg , когда происходит формирование вторы D-триггером 10 импульса начальной установки и первым -триггером 9 сигнала на установку в предварительном делителе 1 коэффициента делени  К4-1 и когда счетчики 2 и 6 работают а режиме обратного счета, и младший разр д коэффициента делени  равен 3 (фиг, 2)f устройство работает следун фнм образом. В момент времени t t счетчик 2 переходит из состо ни  три а состо ние два (фиг. 2 а) , блок 4 опознавани  переключаетс  в состо ние логического нул  (фиг. 25) и BTqpoftD -триггер 10 подготавливаетс  по В -входу к переключению. В момент времени t tj счетчик 2 переходит в состо ние сдан, (фиг. 2о) второй D-триггв р 10 переключаетс  в состо ние логического нул  по выходу Q (фиг. 2Ь)т.е. начинаетс  импульс начальной установки, который записалеает в счетчик 2 код старших разр  дов коэффициента делени ,, в счетчик б - код младшего разр да ко&Ффициента делени  равный 3, к переключает Йб-триггер 7 в состо ние логической единишы (фиг. 2), подготавливакщий иоD -входу к переключению первый О-триггер 9. Следукмаий счетный импульс с выхода предварительного де лител  1 в момент времени t t не может изменить записанного состо ни  счетчиков 2 и б, так как в этот момент времени заканчиваетс  импульс начальной установки (фиг. 2Ь). Если,6лок 11 пропускает импульс начальной установки на/J -вход первого О-триггера то в момент времени первый)-триггер 9 заблокирован по R-входу и переключитьс  не может (фиг, 2е). В момент времени t 15 счетчики 2 и б начинают счет импульсов с выхода предварительного деЛител  1 и первый 13 -триггер 9 по выходу Q, переключаетс  в состо ние логического нул , который устанавливгет в предварит&1ьном делителе 1 коэффициент делени , равный К+}.. После отсчета счетчиком 6 трех импульсов в момент времени t « tf на выходе счетчика 6 форм фуетс  импульс (фиг. 2г) , переключающийRS-триггер 7в состо ние логического нул  (фиг. .При этом первый) -триггер 9 подготавливаетс  под -входу к переключению В кюмеит времени t « t первый)-триггер 9 педеключаетс  в состо ние логической единицы по выходу Q (фиг, 2е) и устанавливает в предварительном делителе 1 коэффициент делени /рав1шв  К Таким образом , три раза в течение цикла делени  всего устройства в промежутке времени 15 t &t предварительный делитель 1 имеет коэффициент делени  К+1. Если блок 11 ие пропускает импульс начальной установки и на R-вход первого t) -триггера 9, то уже в момент времени t Ц первый 3)-триггер 9 переключитс  в состо ние логического нул  по выходу Q и установит в предварительном делителе коэффициент делени ,. равный К+1 (фиг, 2). Далее устройство работает аналогично описанному выше. 8результате четыре раза в течение Цикла делени  всего устройства в Промежутке времени . i t ie предварнтельный делитель 1 имеет коэффициент делени  К+1. Таким образом, введение новых элементов и св зей в делителе частоты с переменным коэффициентом делени  позвол ет уменьшить дискретность изменени  коэффициента делени  до значений, меньших единицы.

j г 10

Claims (1)

1. ДЕЛИТЕЛЬ ЧАСТОТЫ С РЕГУЛИ-

   РУЕМЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, содержащий предварительный делитель частоты, выход которого соединен с входами синхронизаций первого и второго D -триггеров, с счетными входаι ми программируемых счетчиков импульсов младших и старших разрядов, выход которого через блок опознавания соединен с D твходом второго О -триг . гера, прямой выход которого подключен к входам начальной установки программируемых счетчиков импульсов старших и младших разрядов, выход которого соединен с D -входом первого D -триггера, инверсный выход которого подключен к управляющему входу предварительного делителя частоты, отличающийся тем, что, с целью расширения диапазона изменения коэффициента деления за счет возможности получения дробных , коэффициентов, в него введен блок | программы, включенный между инверсным выходом второго D -триггера и R-входом первого D -триггера.

   ,1051732 >