SU1707762A1

SU1707762A1 - Быстродействующий управл емый делитель частоты

Info

Publication number: SU1707762A1
Application number: SU894711673A
Authority: SU
Inventors: Тамерлан Османович Бекирбаев; Александр Кузьмич Ханыкин; Любовь Александровна Лукьянова
Original assignee: Предприятие П/Я А-1173
Priority date: 1989-06-28
Filing date: 1989-06-28
Publication date: 1992-01-23

Abstract

Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники , в устройствах синхронизации и в цифровых синтезаторах частот. Цель изобретени - повышение быстродействи - достигаетс введением второго 5, третьего 6 и четвертого 7 триггеров, запоминающего устройства 10 и регистра хранилища 9. Устройство также содержит двухмодульный делитель 1 частоты, счетчики импульсов соответственно старших 2 и младших 3 разр дов , первый триггер 4, элемент И-НЕ 8, входную шину 11, шину 12 управлени , кодовую шину и выходную шину 14. 1 ил.

Description

Л

Ј

13

VI

о

VJ VI

О

ю

Ј

Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники , з устройствах синхронизации и в цифровых синтезаторах частот.

Цель изобретени - повышение быстродействи .

На чертеже приведена электрическа функциональна схема предлагаемого устройства .

Быстродействующий управл емый делитель частоты содержащий двухмодуль- мый делитель 1 частоты (с коэффициентом делени п/п+1), счетчики 2 и 3 импульсов соответственно старших и младших разр - дев первый 4, второй 5, третий б и четвертый 7 триггеры, элемент И-НЕ 8, регистр 9 хранени , запоминающее устройство 10, входную шину 11. шину 12 управлени , кодовую шину 13 и выходную шину 14. Тактовый вход двухмодульного делител 1 частоты соединен с входной шиной 11, так- тоеый вход регистра 9 хранени соединен с шиной 12 управлени , информационные входы соединены через запоминающее ус- тройство 10 с кодовой шиной 13, перва группа выходов соединена с информационными входами счетчика 2 старших разр дов , счетный вход которого соединен с С-еходами первого 4, второго 5, третьего б ii четвертого 7 триггеров с выходом двух- модульного делител 1 частоты и со счетным в-одом 3 импульсов младших разр дов , информационные входы которого соединены с второй группой выходов ре- гистр 9 хранени , выход пеоеноса соединен с S-входами второго 5 и четвертого 7 триггеров и с первым водом элемента И- НЕ 8. второ. вход которого соединен с пр мым гнедом четвертого триггера 7 и с К- ходом второго триггера 5. R-вход которого соединен с S-зходом. а J-вход - пр мым выходом первого триггера 4 и с выходом переноса счетчика 2 импульсов старших разр дов, вход записи которого соединен с первым входом переноса счетчика 3 импульсов младших разр дов, с пр мым выходом второго триггера 5 и с J-вхсдом третьего триггера 6, пр мой ви- ход которого соединен с выходной шиной 14. с входом разрешени счета и с вторым входом переноса счетчика 3 импульсов младших разр дов, третий вход которого соединен с выходом элемента И-НЕ 8, вход записи - с входом переноса счетчика 2 им- пульсов Старших разр дов, с инверсным выходом второго триггера 5 и с К-входом третьего триггера 6. инверсный выход которого соединен с входом разрешени счета счетчика 2 импульсов старших разр дов и с

входом управлени двухмодульного делител 1 частоты, при этом J-входы первого 4 и четвертого 7 триггеров соединены с шиной логического нул , К-входы - с шиной логической единицы. В качестве триггеров устройства используютс триггеры JK-типа, в качестве запоминающего устройства может быть использованб программируемое посто нное запоминающее устройство.

Устройство работает следующим образом .

Преобразование двоичного кода коэффициента делени , поступающего на шину 13, в двоичные коды NCT и NMn дл работы счетчиков 2 и 3 соответственно производитс с помощью устройства 10 с последующим занесением этих кодов в регистр 9 по сигналу на шине 12.

Делителем 1 осуществл етс деление частоты входных импульсов, поступающих на шину 11 либо на гм (например, 10). либо на (например, 11). Установка того или иного значени коэффициента делени производитс сигналом, поступающим на вход управлени делител 1 с инверсного выхода триггера б. В начале каждого цикла работы устройства триггеры 4-7 наход тс в нулевом состо нии. На входе управлени делител 1 и на входе разрешени счета счетчика 2 присутствует сигнал высокого уровн , при этом делитель 1 имеет коэффициент делени щ, а счетчик 2 представл ет собой вычитающий двоичный счетчик импульсов с предварительной записью кода и элементом переноса; он переключаетс по срезу (заднему фронту) импульса с выхода делител 1. При достижении нулевого состо ни счетчиком 2 на его выходе переноса формируетс импульс, который устанавливает триггер 4 в единичное состо ние и подтверждает нулевое состо ние триггера 5. По ближайшему после окончани импульса переноса срезу импульса с выхода делител 1 триггер 4 переключаетс в нулевое состо ние, в котором он находитс до прихода следующего им; пульса с выхода переноса счетчика 2, при этом триггер 5 переключаетс в единичное состо ние. В этом состо нии триггер 5 находитс до тех пор. пока на его К-вход поступит высокий уровень с пр мого выхода триггера 7. Сигнал с инверсного выхода триггера 5 поступает на вход переноса счетчика 2 и запрещает перенос, что исключает возможность по влени ложных, сигналов переноса во врем записи в этот счетчик кода. Сигнал с пр мого выхода триггера 5 поступает на вход записи счетчика 2 и переводит его в режим записи кода, а также на вход переноса счетчика 3. По следующему срезу

импульса с выхода делител 1 триггер 6 переключаетс в единичное состо ние, низкий уровень с его инверсного выхода поступает на вход управлени делител 1 и измен ет его коэффициент делени на П2. Сигнал с пр мого выхода триггера 6 поступает на вход разрешени счета и на второй вход переноса счетчика 3, который представл ет собой четырехразр дный двоичный счетчик импульсов с предварительной записью кода и элементом переноса. На двух других входах переноса счетчика 3 также присутствуют высокие уровни (с пр мого выхода триггера 5 и с входа элемента 8). Счетчик 3 начинает переключатьс по срезам импульсов с выхода делител 1, поступающих на его счетный вход, от предварительно записанного кода до нул . При достижении счетчиком 3 нулевого состо ни на его выходе переноса по вл етс импульс, который устанавливает триггер 7 в единичное состо ние и удерживает в единичном состо нии триггер 5. После окончани упом нутого импульса переноса на выходе элемента 8 выдел етс сигнал, который поступает на третий вход переноса счетчика 3 дл исключени возможности по влени на его выходе переноса ложных импульсов. По ближайшему после окончани сигнала переноса срезу импульса с вы/ода делител 1 триггеры 5 и 7 переключаютс в нулевое состо ние, по срезу следующего импульса в нулевое состо ние переключаетс триггер 6, что запрещает счет счетчику 3. Сигнал в виде высокого уровнр с инверсного выхода триггера 6 поступает нз вход делител 1 и переключает его коэффициент делени на ni. Этот же сигнал переводит в режим счета счетчика 2. Далее цикл работы устройства повтор етс .

Таким образом сигнал с пр мого выхода триггера 5 используетс дл записи кода в счетчик 2, сигнал с имперского выхода - дл организации переноса ь счетчике 2 и дл записи кода в счетчик 3; сигнал с пр мого выхода триггера 6 используетс дл разрешени счета и переноса счетчика 3, сигнал с инверсного выхода - дп разрешени счета счетчика 2 и дл управлени коэффициентом делени делител 1. Задержка сигналов записи,разрешени и переноса относительно срезов импульсов с выхода делител 1 равна времени переключени только триггера 6. Необходимо отметить , что дл надежной работы устройства задержка сигналов с выхода переноса счетчика 2 не должна превышать половины величины периода импульсов с выхода делител 1 при форме сигнала типа меандр

Claims

Формула изобретени

Быстродействующий управл емый делитель частоты, содержащий двухмодуль- ный делитель частоты, тактовый вход которого соединен с входной шиной, пер0 вый триггер, элемент И-НЕ, счетчики импульсов младших и старших разр дов, кодовую шину, шину управлени и выходную шину, отличающийс тем, что, с целью повышени быстродействи , в него

5 введены второй, третий и четвертый триггеры , запоминающее устройство и регистр хранени , тактовый вход которого соединен с шиной управлени , информационные входы соединены через запоминающее уст0 ройство с кодовой шиной, перва группа выходов соединена с информационными входами счетчика импульсов старших разр дов , счетный вход которого соединен с С-входами первого, второго, третьего и

5 четвертого триггеров, с выходом двухмо- дульного делител частоты и со счетным входом счетчика импульсов младших разр дов , информационные входы которого соединены с второй группой выходов реги0 стра хранени , выход переноса соединен с S-входами второго и четвертого триггеров и с первым входом элемента И-НЕ, второй вход которого соединен с пр мым выходом четвертого триггера и с К-входом

5 второго триггера, R-вход которого соединен с S-входом, а J-вход - с пр мым выходом, первого триггера и с выходом переноса счетчика импульсов старших разр дов, вход записи которого соединен с первым вхо0 дом переноса счетчика импульсов младших разр дов, с пр мым выходом второго триггера и с J-входом третьего триггера, пр мой выход которого соединен с выходной шиной с входом разрешени счета и вторым

5 входом переноса счетчика импульсов младших разр дов, третий вход переноса которого соединен с выходом элемента И-НЕ, вход записи - с входом переноса счетчика импульсов старших разр дов, с инверсным выходом

0 второго триггера и с К-входом третьего триггера , инверсный выход которого соединен с входом разрешени счета счетчика импульсов старших разр дов и с входом управлени двухмодульного делител частоты, при этом

5 J-ЕХОДЫ первого и четвертого триггеров соединены с шиной логического нул , К- входы - с шиной логической единицы.