SU1669079A1 - Управл емый делитель частоты следовани импульсов - Google Patents

Abstract

Изобретение может использоватьс  в автоматике и вычислительной технике, устройствах синхронизации и цифровых синтезаторах частот. Цель изобретени  - повышение быстродействи  - достигаетс  введением триггеров 5, 6, коммутатора 7, сумматора 2 и организацией новых функциональных св зей. Устройство также содержит счетчик 1 импульсов, триггеры 3, 4, шину 8 управлени , шину 9 кода коэффициента делени  и входную 10 и выходную 11 шины. Коэффициент делени  устройства в режиме дробного коэффициента делени  K_д = (3 + N) + 1/2, где N - значение кода на шине 9. 1 ил.

Description

11

о о о о о

Изобретение относитс  к импульсной технике и может найти применение в автоматике и вычислительной технике, устройствах синхронизации и цифровых синтезаторах частот.

Цель изобретени  - повышение быстродействи .

На чертеже приведена электрическа  функциональна  схема управл емого дели- тел  частоты следовани  импульсов.

Управл емый делитель частоты следовани  импульсов содержит счетчик 1 импульсов , сумматор 2, первый, второй, третий и четвертый триггеры 3-G, коммута- тор 7, шину 8 управлени , шину 9 кода коэффициента делени , входную шину 10 и выходную шину 11, при этом вычитающий вход счетчика 1 импульсов соединен с входной шиной 10, тактовыми входами первого, третьего и четвертого триггеров 3, 5 и б, информационные входы - с выходами сумматора 2, входы записи и разрешени  заема - с инверсным входом трет ьего триггера 5, выход заема - с входом запуска первого триггера 3 и с входом сбро- сл четвертого триггера 6, перва  группа входов сумматора 2 соединена с шиной 9 кода коэффициента делени , втора  группа входов - с общей шиной, вход переноса - с пходом управлени  коммутатора 7 и с инверсным выходом второго триггера 4, вход запуска которого соединен с шиной 8 управлени , информационный вход первого триггера 3 соединен с общей шиной, пр мой выход - с информационными входами третьего и четвертого триггеров 5 и 6, пр мой выход третьего триггера 5 соединен с тактовым входом второго триггера 4 и с первым входом коммутатора 7, второй вход ко- торою соединен с пр мым выходом четвертого триггера 6, выход - с выходной шиной 11.

Устройство работает следующим образом .

Счетчик 1 переключаетс  по отрицательным перепадам импульсов с шины 10. При достижении счетчиком 1 нулевого состо ни  на его выходе заема по вл етс  сигнал заема, длительность которого равна длительности импульса на шине 10, а задержка - задержке одного цифрового логического элемента, так как формирователь сигнала заема стробируетс  импульсами с шины 10. Информационный вход триггера 3 подключен к общей (нулевой), шине, поэтому после подачи питани  на устройство его триггеры через несколько импульсов с шины О установ тс  в нулевое состо ние и наход тс  з ь. ом состо нии до по влени 

импульса на выходе заема счетчика 1. Импульс с выхода заема переключает триггер 3 в единичное состо ние по (приоритетному) входу запуска и удерживает триггер 5 в нулевом состо нии по (приоритетному) входу сброса . Сигнал в виде уровн  логической единицы с пр мого выхода триггера 3 поступает на информационные входы триггеров 5 и 6, триггер 6 по фронту ближайшего импульса с шины 10 переключаетс  в единичное состо ние , по срезу этого же импульса триггер 3 переключаетс  в нулевое,а триггер 5 в единичное состо ние. Следующим фронтом импульса с шины 10 триггер 6 устанавливаетс  в нулевое состо ние. После чего срезом этого же импульса триггер 5 также устанавливаетс  в нулевое состо ние. Задержка сигналов на выходах триггеров 5 и 6 относительно импульсов на шине 10 равна только времени их переключени , длительность равна периоду импульсов на шине 10.

В режиме целочисленного коэффициента делени  на входе запуска триггера 4 присутствует сигнал в виде логического нул , поступающий с шины 8. который удерживает этот триггер в единичном состо нии. Уровень логического нул  с инверсного выхода триггера 4 поступает на вход переноса сумматора 2 и на управл ющий вход коммутатора 7; при этом коммутатор 7 пропускает на шину 11 сигнал с пр мого выхода триггера 6. Код с шины 9 без изменени  проходит на выходы сумматора 2 и поступает на информационные входы счетчика 1. При наличии на входе разрешени  записи сигнала в виде уровн  логического нул  с инверсного выхода триггера 5 в счетчик 1 производитс  запись соответствующего кода. Этот же сигнал поступает на вход разрешени  заема счетчика 1 дл  исключени  возникновени  на выходе заема ложных сигналов во врем  записи информации в счетчик 1. И качестве входа разрешени  заема счетчика 1 может использоватьс  дополнительный вход дешифратора , формирующего сигнал заема. Коэффициент делени  устройства в режиме целочисленного коэффициента делени  определ етс  соотношением

f - . х -1-1 М (Чл- 7-О 1 Iv,

Твых

где fex - частота входных импульсов, поступающих на шину 10;

TBHX - частота выходных импульсов на шине 11;

N - двоичный код, поступающий на шину 9.

В режиме дробного коэффициента делени  на шине 8 присутствует сигнал в виде уровн  логической единицы, разрешающий триггеру 4 переключатьс  по срезу каждого импульса с выхода триггера 5. Сигнал на выходе триггера Л и на входе переноса сумматора 2 поочередно принимать значени  нуль и единица, при этом на выходе сумматора 2 поочередно возникают кодовые комбинации N и N-M. Частота следовани  импульсов на выходе заема счетчика 1 поочередно принимает значени  fBx/KA и вх/Кд+1. Дл  получени  выходной частоты Твх/Кд+1/2 в коммутаторе 7 производитс  коммутаци  сигналов, поступающих с выходов триггеров 5 и 6, которые сдвинуты один относительно другого на полпериода входных импульсов.

Результирующий коэффициент делени  устройства в режиме дробного коэффициента делени  равен

Кл

fn

fB

(3+N}+1/2.

Точность формировани  дробного коэффициента делени  определ етс  разностью задержек переключени  триггеров 5 и 6 (при форме входных импульсов типа меандр), а задержка выходных импульсов относительно входных равна сумме задержек переключени  триггера 5 (или 6) и коммутатора 7.

0

5

0

5

0

5

Claims (1)

1. Формула изобретени  Управл емый делитель частоты следовани  импульсов, содержащий счетчик импульсов , вычитающий вход которого соединен с тактовым входом первого триг- iepa, информационный вход которого соединен с общей шиной, второй триггер, вход запуска которого соединен с шиной управлени , шину кода коэффициента делени  и входную и выходную шины, отличающийс  тем, что, с целью повышени  быстродействи , в него введены третий и четвертый триггеры, коммутатор и сумматор , выходы которого соединены с информационными входами счетчика импульсов. перва  группа входов - с шиной кода коэффициента делени , втора  группа входов - с общей шиной, вход переноса соединен с инверсным выходом второго триггера и с входом управлени  коммутатора, выход которого соединен с выходной шиной, первый вход - с пр мым выходом третьего триггера и с тактовым входом второго триггера, второй вход - с пр мым выходом четвертого триггера, тактовый вход которого соединен с тактовым входом третьего триггера, с входной шиной и с вычитающим входом счетчика импульсов, входы записи и разрешени  заема которого соединены с инверсным выходом третьего триггера, выход заема соединен с входом сброса третьего триггера и с входом запуска первого триггера, пр мой выход которого соединен с информационными входами третьего и четвертого триггеров.