SU678672A1

SU678672A1 - Перестраиваемый делитель частоты

Info

Publication number: SU678672A1
Application number: SU772486675A
Authority: SU
Inventors: Александр Васильевич Шанин; Владимир Иванович Горин; Виктор Борисович Немировский; Владимир Степанович Шиндин
Original assignee: Предприятие П/Я Г-4273
Priority date: 1977-05-16
Filing date: 1977-05-16
Publication date: 1979-08-05

Description

Изобретение относитс к импульсной технике. Известен перестраиваемый делител частоты, содержащий два дес тичных разр да, выходы первого из которых соединены со входами четырех логических элементов ИЛИ, на другие вхо ды которых подан код. Выходы элемен тов ИЛИ и второй выход второго дес тичного разр да соединены со входом установки первого дес тичного разр да 1. Такой делитель обладает малым диапазоном коэффициентов делени . Яаиболее близким по технической сущности к изобретению вл етс делитель частоты, содержащий двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент НЕ с одним из входов первого логического элемента И второй вход которого соединен с вых дом ftS-триггера, второй элемент И, первый вход которого соединен с входной шиной, второй - с выходом блока сравнени двоичных чисел, входом управлени двоичным счетчиком и первым входом третьего элемен та И, второй вход которого соединен с входной шиной, третий - с первой шиной сигнала управлени , остальные из которых подключены поразр дно к первой группе входов блока сравнени двоичных чисел, втора группа входов которого соединена поразр дно с выходами разр дов двоичного счетчика , логический элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И, выход которого подключен ко входу выходного триггера и одному выходу делител , другой выход которого соединен с выходом выходного триггера 2. Недостатком делител вл етс малое быстродействие. Целью изобретени вл етс повышение быстродействи . Поставленна цель достигаетс тем, что в делитель частоты, содержа ций двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент НЕ с одним из входов первого элемента И, второй вход которого соединен с выходом RS-триггера, второй логический элемент И, один вход которого соединен с входной шиной, второй с выходом блока сравнени двоичных чисел, входом управлени двоичным счетчиком и одним входом третьего

элемента И, второй вход которого соединен с входной шиной, а третий с первой шиной сигнала управлени , остальные из которых .подключены поразр дно к одним входам блока сравнени двоичных чисел, другие входы которого соединены поразр ;|;но с выходами разр дов двоичного счетчика, логический элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И, а выход - ко входу выходного триггера и выходу делител , другой выход которого соединен с выходом выходного триггера введены дополнительный триггер и два логических элемента И, первые входы которых соединены с входной шиной, вторые - с выходами дополнительного триггера и дополнительными входами двоичного счетчика, третий вход одного дополнительного элемента И соединен с выходом блока сравнени двоичных сигналов, а выходы дополнительных элементов И соединены со входами RS-триггера, причем один вход дополнительного триггера соединен с первой шиной сигнала управлени , а другой - к выходу третьего элемента И.

Структурна электрическа схема делител приведена на чертеже.

Делитель содержит двоичный счетчик 1, блок 2 сравнени двоичных чисел, логические элементы И 3-7, дополнительный триггер 8, RS-триггер 9, логический элемент НЕ 10, логический элемент ИЛИ И- и выходной триггер 12.

Второй сигнал подан на входную шину 13,сигнал управлени на шины 14-18, Выходные сигналы снимаютс с выходов 19/20.

Принцип работы делител заключаетс в следующем.

Импульсы частоты fg, во скважностью , равной 2,поступают на вход счетчика 1 и переключают его синхронно с их задними фронтагли. При накоплении в счетчике 1 числа, равного Nynp/2 ( на блок сравнени 2 поданы со 2-го по п-й разр ды Nynp ) по заднему фронту входного импульса срабатывает блок сравнени 2, .формирующий на выходе потенциал 1 который поступает на шину управлени старших разр дов счетчика 1 (начина со 2-го) и подготавливает их к переключению в состо ние О Одновременно выходной сигнал блока сравнени 2 поступает на вход элемента И 3, который опраишвавтс импульсами входной частоты. Если содержимое первого разр да Nynja./поступающего на элемент И 3,равно 1 , то очередной входной импульс (первый импульс следующего цикла счета) своим задним фронтом переключает триггер 8 в противоположное состо ние. Этот же импульс, поступа на вход счетчика 1, переключает его

своим задним фронтом либо в состо ние 00...00 (если содержимое триггера 8 равно Ч), либо в состо ние 10...00 (если содержимое триггера 8 равно О). Синхронно с этим на выходе блока сравнени

2 формируетс потенциал О

и

цикл счета возобновл етс . При этом следующее срабатывание блока сравнени 2 происходит синхронно либо с (Ы1,пр/2)-ым, либо с (Nynp/2 + 1)-ым входным импульсом в зависимости от начального состо ни счетчика 1.

Если содержимое первого разр да Nynfj равно О, триггер 8 принудительно устанавливаетс в состо ние О. При этом его переключение по счетному входу блокируетс .

Первый импульс следующего цикла счета переписывает передним фронтом содержимое триггера 8 через И 5 и 6 в RS-триггер 9. Его единичное плечо через элемент И 7 опрашиваетс сигналом с выхода элемента НЕ 10

Если Nynfj - четное число, то триггеры 8 и 9 посто нно наход тс в состо нии О и с выхода элемента И 6 снимаютс импульсы с частотой 2f8x (Nynp ) , которые через элемент ИЛИ 11 поступают на выход 19 и на вход выходного триггера 12, с выхода которого снимаетс сигнал частоты f Вх/Nynp со скважностью, равной 2.

Если Nynp- нечетное число, то с каждым циклом счета триггер 8 переключаетс по счетному входу. .Если триггер 8 находитс в состо нии О , то выходной сигнал формируетс как и в предыдущем случае, а ессосто нии

то импульс ли - в

входной частоты устанавливает RSтриггер 9 в состо ние Ч и пауза входной последовательности через элементы И 7 и ИЛИ 11 проходит на выход 19 устройства. В этом случае выходной сигнал формируетс поочерено импульсами и паузами входной последовательности , обеспечива , таким образом, равномерность периода частоты на первом выходе устройства и его симметрию (скважность, равную 2) на втором выходе устройства.

Таким образом, все переключени в делителе частоты происход т синхронно с импульсами входной последовательности , что исключав необходимость формировани дополнительных импульсов, асинхронных по отношению к fax дл установки исходного состо ни счетчика. При этом,несмотр на наличие обратных св зей быстродействие делител равно быстродействию тракта счета.

Claims

Формула изобретени

Перестраиваемый делитель частоты, содержащий двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент iHE с одним из входов первого логического элемента И, второй вход которого соединен с выходом RS-триггера , второй логический элемент И, первый вход которого соединен с входной шиной, второй - с выходом блока сравнени двоичных чисел, вхо дом управлени двоичным счетчиком и первым входом третьего логического элемента И, второй вход которого соединен с входной шиной, а третий с первой ашной сигнгша управлени , остальные из которых подключены поразр дно к первой группе входов бло ка сравнени двоичных чисел, втора группа входов которого соединена поразр дно с выходами разр дов двоичного счетчика, логический элемент ИЛИ, входы которого подключены к выходам первого и второго логических элементов И, а выход - ко входу выходного триггера и одному выходу делител , второй выход которого сов единен с выходом выходного триггера, отличающийс тем, что, с целью повышени быстродействи , в него введен дополнительный триггер и два логических элемента И, первые входы которых соединены с входной шиной, вторые - с выходами дополнительного триггера и дополнительными входами двоичного счетчика, третий вход одного дополнительного элемента И соединен с выходом блока сравнени двоичных сигналов, а выходы дополнительных элементов И соединены со входами RS-триггера, причем один вход дополнительного триггера соединен с первой шиной сигнгша управлени , а второй - с выходом третьего элемента И. Источники информации, прин тые во внимание при экспертизе 1.Патент Франции №2098921, кл, Н 03 К 23/00, 14,04.72.
2.За вка Японии №45-39079, кл. 98(5) с 32, 08.05.70.