SU643870A1 - Арифметическое устройство параллельного действи - Google Patents

Description

1

Изобретение относитс  к области цифровой вычислительной техники в может бытьиспользовано в составе цифровых вычислительных машин (ЦВМ).

Известны арифметические устройства (АУ), выполненны на основе триггеров со счетным входом и логических элементов И, ИЛИ, НЕ .

Ближайшим аналогом, выбранным в качестве прототипа,  вл етс  арифметическо устройство параллельного действи , каждый разр д которого содержит счетный триггер, приемный триггер, элементы И, ИЛИ, НЕ, причем, единичный и нулевой выходы счетного триггера подключены к первым входам первого и второго элементов И, выходы которых соединены со входами первого элемента ИЛИ, выход которого подключен ко второму входу первого элемента. И последующего разр да, единичный и нулевой входы приемного триггера подключены к выходам третьего и четвертого элементов И, первые входы которых соединены соответственно с выХОДОМ второго элемента ИЛИ и выходом элемента НЕ, вход которого соединен с выходом второго элемеЕ1та ИЛИ, вторые входы третьего и четвертого элементов И подключены к первой управл ющей шине , входы второго элемента ИЛИ подключены к выходам п того, шестого и седьмого элементов И, первые входы которых подключены соответственно ко эторой, третьей и четвертой управл ющим шинам, а вторые входы п того и седьмого элементов И подключены соответственно к единичным выходам приемных триггеров последующего и предьшущего разр дов 31.

Недостатком противопоставл емых устройств  вл етс  большое Число логических элементов И в каждом двоичном разр де, что усложн ет устройство, повышает его стоимость, весогабаритные характеристики , потребление энергии и снижает надежность работы.

Целью предлагаемого изобретени   вл етс  ycTpatiefrae отмеченных недостатков , то есть упроще ние устройства.

Поставленна  цель достигаетс  тем, что счетный вход счетного триггера подключен к выходу третьего элемента ИЛИ, входы которого соединены, с выходами восьмого и дев того элементов И, перBbie входы которых подключены к п той и шестой управл ющим шинам, а вторые входы - соответственно к выходам второго и первого элементов ИЛИ предыдущего {Зазр да, вторые входы второго и шестого элементов И подкпючены соответственно к единичному выходу приемного триггера предыдущего разр да и нулевому выходу приемного триггера последутощего разр да.

На чертеже изображена функциональна  йхема двух разр дов арифметического устройства параллельного ве сгви .

Каждый разр д арифметического устройства включает элементы И 1,2,3,4, 5,6,7,8,9, элементы ИЛИ 10,11,12, счегны;й триггер 13, приемный тр-иггер 14, элемент НЕ 15, первую управл ющую шину 16, котора  обеспечивает уп эавление приемом кода в приемный триггер 14, вторую управл ющую шину 17, котора  обеспечивает упрагление сдвигом кода вправо в регистре, образованном приемными триггера ми 14, и выдачей пр мого кода в регистр, образованный счетными триггерами 13, третью управл ющую шину 18, котора  обеспечивает разрешение выдачи инверсного кода из регистра, образованного Приемными триггерами 14, четвертую управл ющую шину 19, котора  обеспечивает управление сдвигом кода влево в регистре, образованном приемными триггерами 14, п тую управл ющую шину 20, котора  обеспечивает разрешение выполнени  элементарной операции сложени  по модулю два, шестую управл ющую шину , котора  обеспечивает раз;решение выполнени  элементарной операции сложени . /

Первые входы элементов И 7,8,9 подключены соответственно к управл ющим шинам 17,18,19, а вУорые входы - соответственно к единичному и нулевому выходам приемного триггера 14 последующего разр да и единичному выходу приемного триггера предыдущего разр да. Выходы элементов И.7,8,9 подключены кЬ входам элемента ИЛИ 12, выход которого непосредственно и через элемент НЕ 15 соединен со эходами соответственноэлементов И 5 и 6, другие входы которых подключены к управл ющей шине 16. Выходы, элементов 5 и 6 соединены соответственно с единичным и нулевым входами приемного триггера 14. Единичный выход приемного триггера 14 соединен со входами элементов И 2 и 9 последующего разр да и элемента И 7 предыдущего разр да. Нулевой выход приемного триггера 14 подключен ко второму входу элемента И 8 npemi .ущего разр да.. Единичный .и нулевой выходы счетного триггера 13 подключены к первым входам соответственно элементов И 1 и 2, выходы которых соединены со входами элемента ИЛИ 10, выход которого подключен ко вторым входам элементов И 1 и 4 последующего разр да, второй вход элемента И 2 подключен к единичному выходу приемного триггера 14 предыдущего разр да. Выходы элементовИ 3 и 4 через элемент ИЛИ 11 подключены к счетному входу счетного триггера 13, а второй вход элемента И 3 соединен с выходом элемента ИЛИ 12 предыдущего разр да. К первым входам элементов И 3 и 4 подключены соответ ственно управл ющие шины 2О и 21.

Рассмотрим работу предлагаемого устройства при выполнении операции сложени  и вычитани .

Будем считать, что в накапливающем .регистре (c ieTrike триггеры 13) хранитс  код первого слагаемого, а в приемном. регистре (приемные триггеры 14) хранитс  код второго слагаемого (логические элементы И, гфедназиачаемые дл  приема кода в приемный регистр, на чертеже не привод тс ). Предположим, что слагаемые числа положительные.

По первому временному такту производитс  выдача пр мого кода с приемных триггеров 14 на счетные входы счетных триггеров 13 (поразр дное сложение кодов по модулю два). Дл  выполнени  этой элементарной операции на управл5те щую шину 17 подаетс  управл ющий потенциал , а на управл ющие шины 20 и 16 - исполнительные импульсы (предполагаетс , что длительности, управл ющего потенциала больше Длительности исполнительного импульса). Если в приемном

триггере 14 хранитс  код единицы , то . сигнал по цепи элементов И 7, ИЛИ 12, И 3, ИЛИ 11 поступит на счетный вход счетного триггера .13 и установит его в нулевое или единичное состо ние, т.е. .пр инвертирует код, хран щийс  в этом триггере до поступлени  импульса на управл ющую шину 20. Так как исполнительные импульсы поступают одновременно на шины 20 и 16, то одновременно со сложением кодов по модулю дв. произойдет сдвиг кода приемного регистра на один разр д вправо. По второму временному такту производитс  формировайие результата Суммировани  двух чисел. Так как формировани потенциала переноса начинаетс  сразу же после переключени  тригге{)ов 13.и 14, осуществл емого по первому временному такту, то дл  выполнени  суммировани  двух чисел достаточно подать на управл ющую шину 21 исполнительный импульс . Исполнительный импульс по цепи И 4, ИЛИ 11 поступает на счетные входы счетных триггеров 13 тех разр дов накапливающего регистра (образованного счётньш триггером 13), в которые поступил потенциал переноса из младшего разр да, и осуществл ет их и вертирова ние. Таким образом будет выполнена опе раци  сложени  двух кодов. Операци  вычитани  кодов выполн етс  аналогично рассмотренному. Отличие состоит лишь в том, что по первому временному такту управлшощий потенциал подаетс  на управл ющую ши1гу 18, т.е. на счетный вход счетного триггера 13 поступает инверсный код числа, хран ще гос  в приемном триггере 14. Одновре:менно со сложением кодов по модулю дв производитс  инвертирование и сдвиг кода приемного регистра на один разр д вправо. Так как операци  умножени  (делени ) кодов состоит из многократного выполнени  операции сложени  (вычитани ) кодов, то нет необходимости поароб,но ра сматривать эти операции. Операци  сложени  кода накапливающего регистр асо сдвинутым на два разр да влево кодом приемного регистра вы полн етс  за счет подачи управл ющего потенциала на управл5Пощую шину 19. Все прочие элементарные операции не отличаютс  от операции обычного сложени ., Таким образом, в предлагаемом устройстве обеспечиваетс  быстродействие известных арифметических устройств, сокращаетс  количество логических элементов в каждом двоичном разр де и рас шир етс  перечень выполн емых опер:аций 7О обретени  Формула Арифметическое устройство параллельного действи , каждый разр д которого содержит счетный триггер, приемный триггер, элементы И, ИЛИ, НЕ, причем единичный инулевой выходы счетного триггера подключены к первым входам первого и второго элементов И, выходы которых соединет1Ы со входами первого элемента ИЛИ, выход которого подключен ко второму входу первого элемента И последующего разр да, единичный и нулевой входы приемного триггера подключены к выходам третьего и четве.ртого элементов И, первые входы которых соединены соответственно с выходом второго элемента ИЛИ и выходом элемента НЕ, вход которого соединен с выходом второго элемента ИЛИ, а втхзрые входы третьего и четвертого элементов И подключены к первой управл ющей шине, входы второго элемента ИЛИ подключены к выходам п того, шестого и седьмого элементов И, первые входы которых подключены соответственно ко второй, третьей и четвертой управл ющим шинам, а вторые входы п того и элементов И подключены соответственно к единичным выходам приемных триггеров последующего и дрёдыдушего разр дов, отличающеес  тем, что, с целью упрощени  устройства, счетный вход счетного триггера подключен к выходу третьего элемента ИЛИ, входы которого соединеныС выходами восьмого к дев того элементов И, первые входы которых подключены к п той и шестой управл ющим шинам, а вторые входы - соответственно к выходам второго и первого элементов ИЛИ предыдущего разр да, вторые входы второго и шестого элементов И подключены соответственно к единичному выходу приемного триггера преды- дуп1его разр да и нулевому вькоду приемного триггера последующего разр да. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 275527, кл. Q Об Р 7/50, 1969. 2.Авторское свидетельство СССР № 318941, кл. q 06 Р 7/50, 1969. 3.Авторское свидетельство СССР № 362295, кл. G, О F 7/38, 197О,