SU754405A1

SU754405A1 - Преобразователь десятичного кода в двоичный код1

Info

Publication number: SU754405A1
Application number: SU782662697A
Authority: SU
Inventors: Ivan V Sobol
Original assignee: Ivan V Sobol
Priority date: 1978-08-14
Filing date: 1978-08-14
Publication date: 1980-08-07

Description

Изобретение относится к области автоматики и вычислительной техники и предназначено для преобразования чисел из десятичной системы счисления в двоичную. 5

Известен преобразователь [1] десятичных чисел в двоичйые, содержащий сдвиговый регистр для записи двоичного числа, десятичные регистры, каждый из которых соединен с двумя кодопреобразователями.

Известное устройство имеет недостаточное быстродействие.Так, например, десятичное число 8913 преобразуется в двоичное за 14 тактов. 15

Наиболее близким по технической сущности к изобретению является преобразователь десятичного кода в двоичный код [2],содержащий двоичный 20 счетчик,' дешифратор, входы которого соединены с выходами двоичного счетчика, блок переключателей, входы которого соединены с выходами дешифратора, три управляющих триггера, ну- 25 левые входы которых соединены с соответствующими выходами блока переключателей, три элемента И, сумматор, входы которого соединены с выходами элементов И, элемент задержки и чет- 30

2

вертый элемент И, первый вход которого соединен с выходом генератора тактовых импульсов, а выход - со входом элемента задержки, и формирователь двоичных эквивалентов.

Недостаток преобразователя состоит в относительно низком быстродействии и большом объеме аппаратуры.

Целью изобретения является повышение скорости преобразования и упрощение преобразователя.

Для этого преобразователь десятичного кода в двоичный,.содержащий двоичный счетчик, дешифратор, выходы которого соединены с выходами двоичного счетчика, блок переключателей, входы которого соединены с выходами дешифратора, три управляющих триггера, нулевые входы которых соединены с соответствующими выходами блока переключателей, три элемента И, сумматор, входы которого соединены с выходами элементов И, элемент задержки и четвертый элемент И, первый вход которого соединен с выходом генератора тактовых импульсов, а выход - со входом элемента задержки, дополнительно содержит элемент ИЛИ, входы которого соединены с выходами управляющих триггеров и с первыми входами

3

754405

4

первого, второго и третьего элементов И, а выход - со вторым входом четвертого элемента И, выход которого соединен с входом двоичного счетчика. Выход элемента задержки соединен с вторыми входами первого, второго и третье го элементов И и с первым управляющим входом дешифратора, второй управляющий вход которого соединен с выходом первого управляющего триггера. Единичные входы управляющих триггеров ь входы сброса сумматора и двоичного

счетчика подключены ко входу устройства.

Структурная' схема предлагаемого преобразователя приведена на чертеже, где обозначены двоичный счетчик 1, 15

дешифратор 2, блок . 3 переключателей, управляющие триггеры 4, 5 и 6, сумматор 7, первый, второй и третий элементы И 8, 9 и 10, управляющий вход 11 преобразователя, вход 12 сброса 20

сумматора 7, выход 13 сброса счетчика

1, генератор 14 тактовых импульсов,. четвертый элемент 15 И, элемент 16 задержки, элемент 17 ИЛИ, счетный

вход 18 счетчика 1, первый 19 и вто- 25 рой 20 управляющие входа дешифратора

2.

Клеммы переключателей, входящих в состав блока 3 переключателей, соответствующие одинаковым десятичным зд цифрам, запараллелены (на чертеже не показано) и через подвижной контакт соединяются с соответствующими выходами блока переключателей.

Преобразователь работает^ следующим ,, образом.

На вход 11 устройства подается сигнал ''Начало преобразования''. Этим сигналом 'устанавливаются в ' '0' ' счетчик 1 и сумматор 7,'а управляющие триггеры 4, 5иб-в ''1''. С выхо- 40 да триггера 4 на вход 20 дешифратора 2 подается сигнал. Если какой-либо переключатель схемы 3 находится в положении, соответствующем цифре ¹¹ 0'', то связанный с ним триггер 4, 5 или 45 6 возвращается этим сигналом в исходное положение, т.е. устанавливается в ''О'¹. Этим исключается учет данного разряда при суммировании эквивалентов на сумматоре 7. Если в единичном 50 состоянии остается хотя бы один из триггеров 4, 5 и 6, то с его выхода через элемент 17 ИЛИ на вход элемента 15 и поступает сигнал и открывает последний. Тактовые импульсы через открытый элемент 15 И поступают на счет- ³⁵ный вход 18 счетчика 1 и Иа вход’ : элемента 16 задержки. Первый тактовый импульс поступает на счетчик 1, меняя его состояние, и через определенное время, устанавливаемое, элементом 16 60

задержки, открывает элементы И 8,

9 и 10 и поступает на вход 19 дешифратора 2. Сумматор 7 регистрирует· ин формацию, поступающую с выхода тех элементов И 8, 9 и 10, в разрядах ко- 65

торых соответствующие им триггеры 4,

5 и 6 имеют состояние ’ '1' ¹ с весами равными 10, представленными в двоичном коде. Если цифра ¹ '1' ' фиксировалась каким-либо иэ переключателей блока 3, то связанный с этим переключателем триггер 4, 5 или 6 устанавливается в ' ' 0 ’ ¹ .

Далее устройство работает аналогично, как при первом тактовом импульсе. Процесс преобразования продолжается до тех пор, пока все триггеры 4, 5 и 6 не установятся в ''О¹'.

При этом положении триггеров 4,

5 и 6 элемент 15 И закрыт, и тактовые импульсы с генератора 14 не проходят на счетчик 1, т.е. устройство занимает исходное положение.

Максимальное количество импульсов, необходимое для преобразования любого количества разрядов десятичных чисел в двоичные, равно девяти, так как происходит опрос девяти состояний переключателей блока 3,

• Использование нового элемента 17 ИЛИ и новых связей между известными элементами позволяет уменьшить время преобразования с 10 до 9 тактов и исключить сложный блок формирования двоичных эквивалентов. Предлагаемый преобразователь содержит на 12 функциональных элементов меньше, чем известный преобразователь [2] при трехразрядных десятичных числах.

Claims

Формула изобретения

Цреобразователь десятичного кода в двоичный код, содержащий двоичный счетчик, дешифратор, входа которого соединены с выходами двоичного счетчика, блок переключателей, входа . которого соединены с выходами дешифратора, три управляющих триггера, нулевые входы которых соединены с соответствующими выходами блока переключателей, три элемента И, сумматор, входы которого соединены с выходами этементов И, элемент задержки и четвертый элемент И, первый вход которого соединен с выходом генератора тактовых импульсов, а выход - со входом элемента задержки, отличающийся тем, что, с целью увеличения скорости преобразования и * упрощения преобразователя, он содержит элемент ЙЛИ, входы которого соединены с выходами управляющих триггеров с первыми входами первого,- второго, третьего элементов Й, а выход соединен со вторым входом четвертого элемента И, выход которого соединен с входом двоичного счетчика, выход элемента задержки соединен с вторыми входами первого, второго и· третьего элементов И и с первым управляющим входом дешифратора, второй управляю-ι

5

754405

6

щий вход которого соединен с выходом первого управляющего триггера, единичные входы управляющих триггеров и входы сброса сумматора и двоичного счетчика подключены ко входу устройства .