SU744568A2 - Параллельный накапливающий сумматор - Google Patents
Параллельный накапливающий сумматор Download PDFInfo
- Publication number
- SU744568A2 SU744568A2 SU782620726A SU2620726A SU744568A2 SU 744568 A2 SU744568 A2 SU 744568A2 SU 782620726 A SU782620726 A SU 782620726A SU 2620726 A SU2620726 A SU 2620726A SU 744568 A2 SU744568 A2 SU 744568A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- bit
- inputs
- trigger
- odd
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к цифровой вычислительной технике, может быть использовано дл построени арифметических устройств и вл етс усовершенствованием изобретени по авт. св. № 581470.
В основном изобретении по авт. св. № 581470 описан параллельный накапливающий сумматор, содержащий в каждом разр де триггер, элемент И и элемент ИЛИ, причем первые входы элементов И всех разр дов сумматора подключены к входам разр дов числа, выходы элементов И каждого разр да - к первому входу элементов ИЛИ соответствующего разр да сумматора, выходы которых подсоединены к счетным входам триггеров того же разр да , вторые входы элементов И четных разр дов сумматора подключены к шине управлени , а единичный .выход триггера каждого разр да сумматора - к второму входу элемента ИЛИ последующего разр да сумматора , кроме того, сумматор содержит элемент задержки, вход которого подключен к щине управлени , а выход - к вторым входамэлементов И нечетных разр дов сумматора 1.
Недостатком такого сумматора вл етс невозможность выполнени операции сдвига.
Цель изобретени - расширение функциональных возможностей сумматора, заключающеес в возможности выполнени операции сдвига.
5 Дл достижени поставленной цели в каждый разр д сумматора введен дополнительный элемент И, а в каждый нечетный разр д сумматора - элемент задержки, причем входы дополнительного элемента И
10 в каждом разр де сумматора подключены к единичному выходу триггера соответствуйщего разр да сумматора и к шипе управлени сдвигом сумматора, выход дополнитёльного элемента И - к третьему входу соот15 ветствующего элемента ИЛИ непосредственно- в четных разр дах сумматора и через элемент задержки - в нечетных разр дах сумматора. На чертеже представлена функциональ20 на - схема трех разр дов ((К-1)-го /С-го, (/С+1)-го) сумматора.
Сумматор содержит триггеры 1, элементы ИЛИ 2, элементы И нечетных 3 и чет ных 4 разр дов сумматора, элемент 5 задержки, шину 6 управлени (сложением), входы 7 разр дов числа, служащие дл ввода нечетных разр дов слагаемого, которые подключены к входам элементов И 3, входы 8 разр дов числа, служащие дл ввода четных разр дов слагаемого, которые подключены к входам элементов И 4. Сумматор содержит также дополнительные элементы И 9 и в каждом нечетном разр де сумматора элемент 10 задержки.5
Другие входы элементов И 3 соединены с выходом элемента 5 задержки, вход которого и другие входы элементов И 4 подключены к шине 6 управлени (слол ением). В каждом разр де сумматора выход эле- ю мента ИЛИ 2 подключен к счетному входу триггера 1, выходы которого соединены с входом элемента И 9, другой вход которого подключен к шине 11 управлени сдвигом. В каждом нечетном разр де сумматора 15 входы элемента ИЛИ 2 соединены с выходом элемента И 3, с выходом триггера 1 предыдущего разр да и через элемент 10 задержки - с выходом элемента И 9. В каждом четном разр де входы элемента 20 ИЛИ 2 соединены с выходом элемента И 4, с выходом триггера 1 предыдуш,его разр да и с выходом элемента И 9. -Рассмотрим работу сумматора, где представлены (К-1)-й младший нечетный раз- 25 р д, К-й четный разр д и (/СН-1)-й - старший нечетный разр д сумматора.
Сумматор работает следующим образом.
Допустим, что первое слагаемое а равно второму слагаемому b и равно 111. Ввод 31 слагаемых осуществл етс через элементы И 3 и 4 после подачи сигнала на шину 6. После введени первого слагаемого в сумматор триггер 1 К-го разр да, а через врем , равное / задержки элемента 10, тригге- 35 ры.1 (К-1)-го и (/С+1)-го разр дов перейЙутв единичное состо ние и напервых входах элементов И 9 по витс разрешающий потенциал. .
Короткий сигнал, поступающий на щину 40 11, переведет триггер 1 К-го разр да сумматора в нулевое положение, а сигнал переноса с этого триггера через элемент ИЛИ 2 (/С+1)-го разр да переведет трнггер 1 этого разр да в состо ние «нуль и 45 выдаст сигнал переноса в (/С+2)-й разр д. ерез врем , равное t задержки элемента 10 (К-1)-го разр да, сигнал сдвига устаноит триггер 1 этого разр да в состо ние нуль, а сигнал переноса с этого разр да .50 становит триггер 1 (.)-го разр да в едиичное состо ние. Этот же сигнал сдвига ерез врем , равное t задержки элемента 10 (/С+1)-го разр да, установит триггер 1 в диничное состо ние.55
После микрооперации сдвига в сумматоре будет записано число: в (К-1)-м разр де - нуль, в /С-м разр де - единица, в (К+1)-и разр де - единица и единица переноса в (/С+2)-м разр де. После подачи сигнала на шину 6 дл введени второго слагаемого в сумматор триггер 1 К-то разр да перейдет в нулевое состо ние и сигналом переноса через элемент ИЛИ 2 переведет триггер 1 (/С+1)-го разр да в нулевое состо ние, который в свою очередь выдаст сигнал переноса в (/С+2)-й разр д. Через врем , равное t задержки элементов 10 (К-1)-го и (/С+1)-го разр дов, тригге ,ры 1 этих разр дов перейдут в единичное состо ние.- Таким образом, данный сумматор кроме суммировани позвол ет производить и сдвиг чисел, записанных в сумматоре, . .
Использование изобретени в значительной степени сократит объем оборудовани и упростит устройство дл умножени двоичных чисел, что позволит получить экономический эффект.
При выполнении онерации умножение сдвиг частных произведений влево (в сторону старших разр дов) будет производитьс непосредственно в накапливающем сумматоре без пересылки частных произведений в сдвиговый регистр.
Claims (1)
- Формула изобретениПараллельный накапливающий сумматор по авт. св. № 581470, отличающийс тем, что, с целью расширени функциональных возможностей, заключающегос в возможности выполнени операции сдвига, Б каждый разр д сумматора введен дополниJeльный элемент И, а в каждый нечетный разр д сумматора - элемент задержки, причем входы дополнительного элемента И в каждом разр де сумматора подключены к единичному вь1ходу триггера соответствующего разр да сумматора и к шине управлени сдвигом сумматора, выход дополнительного элемента И подключен к третьему входу соответствующего элемента ИЛИ непосредственно - в четных разр дах сумматора и через элемент задержки - в нечетных разр дах сумматора.Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 581470, кл. G 06F 7/50, 1975,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782620726A SU744568A2 (ru) | 1978-05-26 | 1978-05-26 | Параллельный накапливающий сумматор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782620726A SU744568A2 (ru) | 1978-05-26 | 1978-05-26 | Параллельный накапливающий сумматор |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU581470 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU744568A2 true SU744568A2 (ru) | 1980-06-30 |
Family
ID=20766779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782620726A SU744568A2 (ru) | 1978-05-26 | 1978-05-26 | Параллельный накапливающий сумматор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU744568A2 (ru) |
-
1978
- 1978-05-26 SU SU782620726A patent/SU744568A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU744568A2 (ru) | Параллельный накапливающий сумматор | |
SU813416A2 (ru) | Параллельный накапливающий сумматор | |
SU643870A1 (ru) | Арифметическое устройство параллельного действи | |
SU362295A1 (ru) | Арифметическое устройство параллельного | |
SU1012245A1 (ru) | Устройство дл умножени | |
SU813420A1 (ru) | Устройство дл умножени двоичныхчиСЕл B дОпОлНиТЕльНыХ КОдАХ | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU888110A1 (ru) | Последовательное множительное устройство | |
SU752336A1 (ru) | Устройство псевдоделени | |
SU577528A1 (ru) | Накапливающий сумматор | |
SU547766A1 (ru) | Устройство дл делени | |
SU987619A1 (ru) | Устройство дл умножени | |
SU572781A1 (ru) | Преобразователь двоично-дес тичных чисел в двоичные | |
SU840902A1 (ru) | Вычислительное устройство | |
SU434406A1 (ru) | Вычислительное устройство | |
SU482741A1 (ru) | Устройство дл умножени двоичных чисел | |
SU470826A1 (ru) | Веро тностное устройство дл делени двух чисел | |
SU720424A1 (ru) | Преобразователь двоично-дес тичного кода в последовательный двоичный код | |
SU807282A1 (ru) | Устройство дл делени п-разр дныхдЕС ТичНыХ чиСЕл | |
SU911508A1 (ru) | Устройство дл сравнени двух чисел | |
SU457084A1 (ru) | Последовательное двоично-дес тичное суммирующее устройство | |
SU383044A1 (ru) | Устройство умножения последовательного | |
SU978133A1 (ru) | Устройство дл ввода информации | |
SU824446A1 (ru) | Реверсивный двоично-дес тичныйСчЕТчиК иМпульСОВ | |
SU427340A1 (ru) | Устройство для выделения младшего значащего разряда слова |