SU840902A1 - Вычислительное устройство - Google Patents

Description

... 1 Изобретение относитс  к вычислительной технике. Известно устройство, содержащее преобразователь код-частота, счетчики импульсов, блок сравнени  кодов, регистр сомножител , элементы И Щ. Недостатками известного устройст .ва  вл ютс  ограниченные функциональ ные возможности и сложность. Наиболее близким по технической сущнрсти к предлагаемому  вл етс  вы числительное устройство, содержащее два двоичных делител  частоты, каждый из которых состоит из регистра, блока сравнени  кодов и счетчика, два счетчика, элемент И и элемент запрета, соединены со счетньтми входами первого и третьего счетчиков 12 Дл  выполнени  операции сложени  двух чисел X и У в счетчик результата записываетс  число X, а в счетчик-регистр вноситс  число У в допол нительном коде. Счетчики первого и второго двоичных делителей частоты устанавливаютс  в нулевое состо ние, а в регистры первого и второго двоич ных делителей частоты заносилс  единица в млсщшие разр ды. Тактовые импульсы проход т через двоичные делигели на счетчик результата и счетчик регистр до тех пор, пока на счетчикрегистр не будет передано число У, перевод щее его в нулевое состо ние. В этот момент срабатывает дешифратор нулевого состо ни , закрывает элемент запрета и тем самым прекращает поступление тактовой частоты на входы двоичных делителей. В счетчике результата при этом формируетс  число X + У, за врем ,равное tt/v Т(,«Х,,,. (О где Тд - период частоты F Работа устройства в режиме вычитани  отличаетс  от режима сложени  занесением в счетчик-регистр пр мого кода числа У. Тогда, вмомент запирани  элемента запрета по1;енциалом эле- мента И, в счетчике результата формируетс  число N X + NTH У X - У, где N 2 - коэффициент пересчета счетчика-регистра и счетчика результата . Этот результат формируетс  за врем , равное Чык T(,..( Y) (2) Дл  умножени  двух чисел X и У перед началом операции сомножитель X записываетс  в регистр первого двоичного делителЯ, а дополнительный код числа У - в счетчик-регистр; счетчики двоичных делителей и счетчик результата устанавливаютс  в нулевое состо ние, а в регистр второго двоичного делител  частоты заноситс  едница . Тогда на выходе счетчика-регистра формируетс  последовательност импульсов с периодом Tjj, X. После пос .туплени  У импульсов в счетчик-регистр за врем 

Ьми Y fo- X (3) в счетчике результата формируетс  число

N FP . Tj, X - Y X Y С) При выполнении операции делени  в исходном сос±о ний счетчики двоичных делителей исчетчик результата наход тс  в нулевом состо нии. В регистр первого двоичного делител  заноситс  единица, в регистр второго двоичного Делител  - код числа У, а в счетчик-регистр - дополнительный код числа X. Тогда после поступлени  X импульсов в счетчик-регистр с выхода первого двоичного делител  частоты, за врем 

tAgA Т. X ,. (5) в счетчике результата формируетс  код числа

ГЬ-НЗ-Х-Т (6}

Недостатками известного устройства  вл ютс  чрезмерна  сложность и низкое быстродействие.

Цель изобретени  - повышение быстродействи  и упрощение устройства.

Поставленна  цель достигаетс  тем, что в устройство, содержащее дв регистра операндов, два счетчика, элемент И, элемент запрета, причем выходы первой группы первого счетчика соединены соответственно с входами элемента И, выход которого соединен с входом, управлени  элемента запрета, информационный вход которого  вл етс  входом импульсной последовательности устройства, дополни .тельно введены две группы элементов И, два операционных блока, два элемента ИЛИ, при этом первые входы операционных блоков соединены с выходом элемента запрета, вторые входы,, первого и второго.операционных блоков - с выходами соответственно первого и второго элементов ИЛИ, выходы операционных блоков соединены со счетными входами соответственно первго и второго счетчиков, выходы второй гЬуппы первого счетчика и выходы второго счетчика соединены соответственно с информационными входами первой и второй групп элементов И, входы управле,ни  которых соединены соответственно с выходами первого и второго регистров операндов, а выходы - со входами соответствующих элементов ИЛИ.

На фиг. 1 приведена схема устройства , на фиг. 2 - схема операционного блока.

Устройство содержит регистры 1 и 2 операндов, счетчики 3 и 4, элемент И 5, элемент б запрета, группы элементов И 7 и 8; элементы ИЛИ 9 и 10; операционные блоки 11 и 12, Каждый операционный блок включает триггер 13, элемент И 14, элемент ИЛИ 15, элемент 16 задержки. При этом первый вход элемента ИЛИ  вл етс первым входом операционного блока, второй вход элемента ИЛИ соединен с выходом элемента задержки,-а выход элемента ИЛИ соединен с первыми входами элемента И и триггера и  вл етс  выходом операционного блока., второй вход триггера  вл етс  вторым входом операционного блока, выход триггера соединен со вторым входом элемента И, выход которого соединен с входом элемента задержки.

Устройство работает, следун цим образом .

На первые входы операционных блоков 11 и.12 при открытом элементе 6 запрета поступает тактова  частота fj,

Регистр 1 операнда с группой 7 элементов И, элементом ИЛИ 9 и счетчиком 3 представл ет собой двоичный умножитель частоты, управл емый ко-.

дом числа 2 регистра 1, поэтому часна выходе элемента ИЛИ 9 оптота F. редел етс  выражением 2.

(7)

- -1 Frn

где F - частота на выходе блока 11; Z - число, соответствующее коду в регистре 1; N 2 - коэффициент пересчета счетчика 3; п - количество разр дов регистра 1 и счетчика 3.

Так как частота F., поступает на второй вход блока 11, то, в соответствии с фиг. 2, частота F- на его выходе определ етс  выражением

- 11 откуда, с учетом (7/1

Nn,

.()

Регистр 2 с группой элементов И 8, элементом ИЛИ 10 и счетчиком 4 представл ет собой двоичный умножитель частоты, управл емый кодом числа Z регистра 2. Поэтому частота F.J на выходе элемента ИЛИ 10 определ етс  выражением

г Й

где F4- и частота на выходе блока 12 Nj 2 - коэффициент пересчета счетчика 4; п-количество двоичных разр дов регистра 2 и счетчика 4.

С выхода элемента ИЛИ 10 частота FJ поступает на второй вход блока 12, поэтому, в соответствии с фиг. 2, частота Fyj, на его выходе определ етс  вырс1жением Рд F +. F - F« , откуда , с учетом (9),

ffiNm , (,о)

-1

Claims (2)

1.Авторское свидетельство СССР 310257, кл. G 06 G 7/16, 1970.

2.Денчеев В.П. Цифрочастотные вычислительные устройства.М., Энерги , 1976, с. 69-70, рис. 2-31 (прототип).

гС

Л .