SU1290304A1

SU1290304A1 - Устройство дл умножени

Info

Publication number: SU1290304A1
Application number: SU853943275A
Authority: SU
Inventors: Самуил Саневич Бруфман
Original assignee: Предприятие П/Я Р-6623
Priority date: 1985-08-07
Filing date: 1985-08-07
Publication date: 1987-02-15

Abstract

Изобретение относитс к области вычислительной техники, может быть использовано при построении многоканальных систем умножени с одним об1дим входным частотньм сигналом и позвол ет повысить точность и упрощает многоканальные устройства умножени , когда имеетс один общий частотный сигнал, который необходимо умножить на несколько кодовых сигналов, на выходе которых получаетс частота. Цель изобретени - повышение точности умножени за счет исключени выходного сигнала. Положительный эффект изобретени достигаетс за счет того, что в него введен дешифратор 2 и блок 3 приоритетного прерывани , причем благодар исключению одного ложного импульса при нулевом состо нии входного счетчика 1 снижаетс погрешность при умножении на малые величины. Кроме того, вс логическа часть устройства выполнена проще, так как решаетс она на одной микросхеме блоке приоритетного прерывани . 1 ил., 1 табл. i (Л 1C ;о о со

Description

Изобретение относитс к вычислительной технике и может быть исполь эовано при построении многоканальных систем умножени с одним общим входным частотным сигналом.

Цель изобретени - повьппение точности умножени за счет исключени выходного сигнала при нулевом состо нии двоичного счетчика.

На чертеже представлена функциональна схема устройства.

Устройство дл умножени содержит двоичный счетчик I, дешифратор 2, блок 3 приоритетного прерывани , элемент И-НЕ 4, входы 5 множителей, N мультиплексоров 6, N делителей 7 частоты, выходы которых вл ютс выходами устройства. Входы N делителей 7 частоты соединены соответственно с выходами N мультиплексоров 6, информационные входы которых соединены с входами 5 множителей устройства , входы с нулевого по седьмой запроса прерывани блока 3 приоритетного прерывани соединены соответственно с третьего по дес тый разр дными выходами двоичного счетчика 1 , счетньш вход которого соедине с входом множимого устройства и.с первым входом дешифратора 2, первый и второй разр дные выходы двоичного счетчика 1 соединены соответственно с вторым и третьим входами дешифратора 2, первый и второй выходы которого соединены соответственно с входом синхронизации и входом разрешени записи блока 3 приоритетного прерывани , третий выход дешифратор 2 соединен с первым входом элемента И-НЕ 4, второй вход которого соединен с выходом разрешени прерыва- 1ШЯ блока 3 приоритетного прерывани , а выход элемента И-НЕ 4 соединен со стробирующими входами N мультиплексоров 6, адресные входы которых соединены соответственно с выходами кода прерывани блока 3 приоритетного прерывани . 1

Устройство, работает следующим образом.

Тактовые импульсы представл ют собой частоту множимого, поступают на вход С дес тиразр дного двоичного счетчика 1, Выходы первых двух разр дов счетчика 1 соединены с входами дешифратора 2, на один из его входов также поступает тактовый импульс . В результате на выводе деши

фратора 2 формируютс три импульса в следующей последовательности: импульс синхронизации, который проходит на вход синхронизации С блока 3

приоритетного прерывани ; импульс разрешени записи Р.З., который также поступает на вход Р.3. блока 3 приоритетного прерывани ; импульс стробировани , который поступает на

второй вход элемента И-НЕ 4. Так как в начальный момент на всех выходах с второго по дес тый разр д имеетс нулевой сигнал, то в это врем на выходе РП1 разрешени группы прерывани блока 3 приоритетного прерывани имеетс сигнал запрета, который поступает на первый вход элемента И-НЕ 4, что исключает прохождение стробирующего импульса на вход стробировани мультиплексора 6. Как только будет записан импульс в третьем разр де Q счетчика 1, на вход 3II7 блока 3 приоритетного прерывани поступает сигнал прерывани . По этому сигналу на выходе блока 3 КПО-КТ12 Код прерывани будет сформирован код вектора прерывани , соответствующий высшему приоритету ЗП7.

Это соответствует двоичному коду 001. После поступлени на вход адреса Х10-Х12 мультиплексора 6 этого кода и одновременного поступлени на его стробирзгющий вход XI импульса разрешени прохождени сигнала, а

также если на его информационном входе Х2-Х9, соответствующем старшему разр ду входа множител 5, имеетс сигнал, на выходе мультиплексора 6 по вл етс сигнал.

После того, как на вход устройства П1 оходит следующа .сери четырех импульсов, на выходе Qg дес тиразр дного двоич його счетчика 1 формируетс сигнал О, а на выходе Q . Этот код поступает на входы ЗП7 и ЗПб запроса прерываний блока 3 приоритета прерывани . При этом на его выходе кода прерывани по вл етс код 010. Таким образом, кажДое нечетное число на .выходе Q - счетчика I дает разрешение на прохождение импульсов с мультиплексора 6. За полный цикл счета счетчика 1 (256 импульсов) сформируетс

28 импульсов на выходе селектора- мультиплексора при нечетных числах.

Ка:кдое четное число на выходах счетчика Qj - Q, дает соответственно 64 импульса.

Б таблице показан алгоритм работы устройства, где X - сигналы, которые не вли ют на выходные сигналы блока 3 приоритетного прерывани ; XI - стробирзтощий импульс, который проходит на стробирующий вход XI мультиплексора 6.

Как видно из таблицы, каждому коду , сформированному за один цикл 256 импульсов, пришедших через разр ды ХЗ-Х10 счетчика 1, соответствует определенное количество импульсов на выходе мультиплексора 6. В зависимости от кода на входе 5 множител можно сформировать любое число импульсов от О до 255.

Если обозначить входную частоту устройства F, входной код числом К, коэффициент делени D выходного делител 7 частоты число разр дов в двоичном счетчике 1 восемь, то выходна частота на выходе одного из каналов устройства (на выходе делител 7 частоты) будет

бых

F К 5

Так как все величины в знаменателе формулы - посто нные, а значени числител (Р - частота, К - код числа на выходе канала) - переменные, то устройство выполн ет функции умножени в каждом канале.

Claims

Формула изобр„етени 35

-Устройство дл умножени , содержащее двоичный счетчик, элемент И - НЕ,

5

0

5

5

дешифратор N мультиплексоров и N делителей частоты, выходы которых вл ютс выходами устройства, входы N делителей частоты соединены соответственно с выходами N мультиплексоров, информационные входы которых вл ютс входами множителей устройства, счетный вход двоичного счетчика вл етс входом множимого устройства, отличающеес тем, что, с целью повьшгени точности умножени за счет исключени выходного сигнала при нулевом состо нии двоичного счетчнка, в него введен блок приоритетного прерывани , входы с нулевого по седьмой запроса прерывани которого соединены соответственно с третьего по дес тый разр дными выходами двоичного счетчика, счетный вход которого соединен с первым входом дешифратора, первый и второй разр дные выходы двоичного счетчика соединены соответственно с вторым и третьим входами дешифратора, первый и второй выходы которого соединены соответственно с входом синхронизации и входом разрешени записи блока приоритетного прерывани , третий выход дешифратора соединен с первым входом элемента И - НЕ, второй вход которого соединен с выходом разрешени прерывани блока приоритетного прерывани , а выход элемента И - НЕ соединен со стробирующим входами N мультиплексоров, адресные входы которых соединены соответственно с выходами кода прерывани блока приоритетного прерывани .