SU743204A1 - Делитель частоты импульсов - Google Patents

Делитель частоты импульсов Download PDF

Info

Publication number
SU743204A1
SU743204A1 SU772474958A SU2474958A SU743204A1 SU 743204 A1 SU743204 A1 SU 743204A1 SU 772474958 A SU772474958 A SU 772474958A SU 2474958 A SU2474958 A SU 2474958A SU 743204 A1 SU743204 A1 SU 743204A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
inputs
register
shift register
Prior art date
Application number
SU772474958A
Other languages
English (en)
Inventor
Александр Сергеевич Рыбаков
Original Assignee
Рижский Ордена Трудового Красного Знамени Политехнический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Рижский Ордена Трудового Красного Знамени Политехнический Институт filed Critical Рижский Ордена Трудового Красного Знамени Политехнический Институт
Priority to SU772474958A priority Critical patent/SU743204A1/ru
Application granted granted Critical
Publication of SU743204A1 publication Critical patent/SU743204A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

Изобретение относитс  к импульсной технике . Известен делитель частоты импульсов, содер жаи(ий регистр сдвига, триггер цикла, пусковое устройство, источник входной частоты, управл ющий триггер, вход которого подключен к выходу  чейки регистра сдвига, и логические эпекюнты И, соединенные с входами регистра сдвига 11. Недостатком данного делител   вл етс  относительна  сложность. Наиболее близким но технической сущности к предлагаемому  вл етс  делитель частоты импульсов, содержащий регистр сдвига. С-в ход которого соединен со входной шиной, а Д-вход подключен к выходу логического элемента И-НЕ, входы которого соединены с выходами последних разр дов регистра сдвига, логический злемент НЕ, вход которого подклю чен к выходу последнего разр да регистра ,и выходной лог тескийэлемштИ-НБ 2 Одюко даниый делитель не обеспечивает получени  дробного козффициента делени . Цель изобретени  - получение дробного козффициента делени . Поставленна  цель достигаетс  тем, что в делитель частоты импульсов, содержащий регистр сдвига. С-вход которого соединен со входной шиной, а Д-вход подключен к выходу логического злемента И-НЕ, входы которого соединены с выходами последних разр дов регистра сдвига, логический злемент НЕ, вход которого подключен к выходу последнего разр да регистра сдвига, и выходной логический злемент И-НЕ, введены трехвходовый злемент И-НЕ и логический злемент ИЛИ, первые входы которых соединены с входной шиной, вто- рые входы соединены с выходом предпоследнего разр да регистра сдвига, третьи входы подключены к выходу логического злемента И-НЕ. На чертеже приведена структурна  злектрическа  схема описьшаемого делител  частоты. Делитель. частоты содержит регистр 1 сдвига , логический злемент И-НЕ 2, выходной логический злемент И-НЕ 3, логический злемент НЕ 4, логический злемент ИЛИ 5, трехвходовый логический злемент И-НЕ 6. Входные сигналы
3743
поданы на входную шину 7, выходной сигнал снимаетс  с выхода 8.
Принцип работы делител  заключаетс  в следующем .
Рассмотрим работу устройства на примере делител  частоты следовани  импульсов с коэффициентом делени  2,5. Дл  получени  такого коэффициента делени  регистр 1 должен содержать три разр да, т. е. N 3. В этом случае выходы регистра (N-1) и N соответствуют
выходам второго и третьего разр дов регистра 1.
За исходное сосф ние устройств принимаетс  наличие уровней логического О на всех выходах регистра 1 сдвига. При этом уровн ми О, поступающими с N-1 и W выходов регистра , на выходе логического элемента И-НЕ 2 поддерживаетс  логическа  1, котора  поступает на Д-вход регистра 1. На выходе логического элемента И-НЕ 6 присутствует логическа  1, поддерживаема  уровнем О, поступающим с выхода N-1 регистра 1. На выходе логического элемента ИЛИ 5 - логическа  1, поддерживаема  уровнем 1 с выхода логического элемента НЕ 4, на входе которого присутствует уровень О, поступающий с выхода N регистра 1. Логические 1 с выходов логических элементов 5 и 6.поступают на входы логического элемента И-НЕ 3, при этом на его выходе присутствует . уровень логического О, который подаетс  на выход 8.
После окончани  первого счетного импульса на входной щине 7 происходит сдвиг информации в регистре 1 на один разр д, на выходе первого разр да по вл етс  уровень I и в регистре устанавливаетс  код 100. Других изменений сигналов на выходах элементов при этом не происходит.
После окончани  второго счетного импульса происходит очередной сдвиг информации в регистре 1 на один разр д и в нем устанавливаетс  код 110. Других изменений сигналов на выходах элементов не происходит.
Третий счетный импульс, поступивший на входную ошну 7, открывает логический элемент И-НЕ 6, так как на двух других его входах присутствуют уровни логических 1, поступающих с N-1 выхода регистра 1 и с выхода логического элемента НЕ 4. На выхс№(е логического элемента И-НЕ 6 по вл етс  логический О, который, поступа  иа вход логического элемента И-НЕ 3, вызьтает по вление на его выходе уровн  1, далее поступающего на выход 8,
После окончани  третьего счетного импульса прсжсходит очередной сдвиг информации в регистре 1 на один разр д и в нем устанавливаетс  код 111. Логические 1 с N-1 и N выходов регистра, поступа  на оба входа логического элемента И-НЕ 2, вызывают по вление на его выходе уровн  логического О, далее поступающего на Д-вход регистра 1. Кроме того, 1 с N выхода регистра поступает на вход логического элемента НЕ, на выходе которого по вл етс  уровень О, который, воэдейству  на один из входов логического элемента И-НЕ 6, запирает его и на его выходе по вл етс  логическа  1, а так как на выходе логического элемента ИЛИ 5 также присутствует логическа  1, поддерживаема  уровнем 1 с N-1 выхода регистра, то на выходе логического элемента И-НЕ 3 по вл етс  уровень логического О, далее поступающий на вь1ход 8.
После окончани  четвертого счетного импульса происходит сдвиг информации в регистре 1 на один разр д, на выходе первого разр да по вл етс  уровень О и в регистре устанавливаетс  код 011. Других изменений сигналов на выходах элементов не происходит.
После окончани  п того счетного импульса происходит очередной сдвиг информации в регистре 1 на один разр д и в нем устанавливаетс  код 001. Логический О с выхода N-1 регистра, постзша  на один из входов логического элемента И-НЕ 2, вызьтает по вление на его выходе уровн  логической 1, далее поступающего на информационный вход регнстра 1. На всех трех входах логического элемента ИЛИ 5 присутствуют уровни логического О, поступающие с N-1 выхода регистра 1, с выхода логического элемента НЕ 4 и с входной щины 7, поэтому на выходе логического элемента ИЛИ 5 устанавливаетс  уровень логического О, который,поступа  на вход логического элемента И-ЙЕ 3, выйьтает по вление на его выходе логической 1, далее поступающей на выход 8.
Шестой счетный импульс, поступивший на входную щину 7, проходит логический элемент ИЛИ 5 и, поступа  на один из входов логического элемента И-НЕ 3, вызьюает по вление на его выходе уровн  логического О, так как на другом его входе прнсутствует уровень 1, поступающий с логического элемента И-НЕ 6.
После окончани  щестого счетного импульса в очередной раз происходит сдвиг информации в регистре 1 на один разр д и в нем устанавливаетс  код 100.

Claims (2)

  1. После окончани  каждого из последующих счетных импульсов происходит сдвиг информаци в регистре 1 на один разр д, при этом регистр последовательно принимает п ть устойчивых состо ний, соответствующих кодам: ПО, 111, 011, 001, 100, затем цикл работы устройства вновь повтор етс . При этом на выходе 8 формируетс  выходной сигнал, представл ющий со5 бон импульсы с частотой следовани  в 2,5 раза меньше частоты следовани  входных счетных нилпульсов. Длительность выходных нмпул сов равна длительности входных импульсов. Аналогичным образом работает делнтель с любым другим щзобно-кратным коэффициентом делени : 1.5; 2.5; 3,5; 4,5; 5 и т. д. в общем случае равным К N - 0,5. где N - разр дность сдвигающего регистра. Формула изобретени  Делитель частоты импульсов, содержащий регистр сдвига, С-вход которого соединен со входной шиной, а Д-вход подключен к выходу логического элемента И-НЕ. входы которого соединены с выходами последних разр дов регистра сдвига, логический элемент НЕ. вход 4 которого подключен к выходу последнего разр да регистра сдвига, и выходной логический элемент И-НЕ. отличающийс  тем. что, с целью получени  дробного коэффициента делени , в него введены трехвходовый логический элемент И-НЕ и логический элемент ИЛИ. первые входы которых соединены с входной цшной, вторые входы соединены с выходом предпоследнего разр да регистра сдвига , третьи входы подключены к выходу логического элемента НЕ. вход которого соединен с выходом последнего разр да регистра сдвига, а выходы - ко входам выходного логического элемента И-НЕ. Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР N 463234 кл. И 03 К 23/02. 11.06.73.
  2. 2.Патент США N«3943379. кл. 307-225 R. 14.08.74.
    71
    W-f ti
    гти
SU772474958A 1977-04-12 1977-04-12 Делитель частоты импульсов SU743204A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772474958A SU743204A1 (ru) 1977-04-12 1977-04-12 Делитель частоты импульсов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772474958A SU743204A1 (ru) 1977-04-12 1977-04-12 Делитель частоты импульсов

Publications (1)

Publication Number Publication Date
SU743204A1 true SU743204A1 (ru) 1980-06-25

Family

ID=20704502

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772474958A SU743204A1 (ru) 1977-04-12 1977-04-12 Делитель частоты импульсов

Country Status (1)

Country Link
SU (1) SU743204A1 (ru)

Similar Documents

Publication Publication Date Title
GB1053189A (ru)
US4160154A (en) High speed multiple event timer
SU743204A1 (ru) Делитель частоты импульсов
US4149258A (en) Digital filter system having filters synchronized by the same clock signal
SU762195A1 (ru) Устройство для деления частоты следования импульсов
SU1443146A2 (ru) Устройство выделени одиночного @ -го импульса
SU1172004A1 (ru) Управл емый делитель частоты
SU613321A1 (ru) Устройство дл извлечени квадратного корн
SU653746A1 (ru) Двоичный счетчик импульсов
SU1167730A1 (ru) Счетчик-умножитель импульсов
SU1116426A1 (ru) Устройство дл поиска чисел в заданном диапазоне
SU1290304A1 (ru) Устройство дл умножени
SU1622926A2 (ru) Формирователь временных интервалов
SU661815A1 (ru) Делитель частоты
SU798811A1 (ru) Устройство дл сравнени двоич-НыХ чиСЕл
SU731604A2 (ru) Устройство тактовой синхронизации с пропорциональным регулированием
SU1275762A1 (ru) Делитель частоты следовани импульсов
SU1292177A1 (ru) Делитель частоты следовани импульсов с переменным коэффициентом делени
SU930687A1 (ru) Мажоритарно-резервированный делитель частоты следовани импульсов
SU1476459A1 (ru) Арифметическое устройство
SU970706A1 (ru) Счетное устройство
SU1120321A1 (ru) Устройство дл извлечени корн седьмой степени
SU1013959A1 (ru) Устройство дл определени четности информации
SU615609A1 (ru) Счетчик-умножитель
SU661812A2 (ru) Устройство дл изменени частоты следовни импульсов