SU1277387A2 - Делитель частоты следовани импульсов - Google Patents

Делитель частоты следовани импульсов Download PDF

Info

Publication number
SU1277387A2
SU1277387A2 SU853920246A SU3920246A SU1277387A2 SU 1277387 A2 SU1277387 A2 SU 1277387A2 SU 853920246 A SU853920246 A SU 853920246A SU 3920246 A SU3920246 A SU 3920246A SU 1277387 A2 SU1277387 A2 SU 1277387A2
Authority
SU
USSR - Soviet Union
Prior art keywords
register
input
output
logical
signal
Prior art date
Application number
SU853920246A
Other languages
English (en)
Inventor
Владимир Федорович Перепелицын
Original Assignee
Предприятие П/Я Р-6971
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6971 filed Critical Предприятие П/Я Р-6971
Priority to SU853920246A priority Critical patent/SU1277387A2/ru
Application granted granted Critical
Publication of SU1277387A2 publication Critical patent/SU1277387A2/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение может быть использовано в системах управлени  дл  выработки последовательности периодических управл ющих сигналов и  вл етс  дополнительным к устройству по авт.св. № 1128390. Цель изобретени  расширение функциональных возможностей . Поставленна  цель достигаетс  тем, что в устройство введены элемент 9 совпадени  и шина 10 управлени . Кроме того, устройство содержит регистр 1 сдвига, элемент ИЛИ 2 и элемент 3 управлени , элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и 5, триггер 6, шину 7 тактовьк импульсов, выходные шины 8. Введение элемента 9 совпадени  и шины 10 управлени  обеспечивает возможность формировани  выходных импульсов с коэффициентом делени , кратным целому числу. 1 ил. о s

Description

tvo i
«-sj
со
00

Claims (1)

  1. Изобретение относитс  к импульсно технике может быть использовано в , системах обработки дискретной инфорMaipiH , например в системах управлени  дл  выработки последовательности периодических управл ющих сигнаиюв и  вл етс  усовершенствованием известного устройства по основному авт.св. № 1128390. Цель изобретени  - расищрение функциональных возможностей путем обеспечени  дополнительной возможнос ти формировани  выходных импульсов с коэффициентом делени , кратньм целому числу. На чертеже приведена электрическа структурна  схема устройства. Делитель частоты следовани  импульсов содержит регистр 1 сдвига, элемент ИЛИ 2 и элемент 3 управлени  выход которого соединен с информацио ным входом регистра 1 сдвига, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и 5 и триггер 6, счетный вход которо го соединен с выходом последнего раз р да регистра 1 сдвига,  вл ющегос  нечетным, а выход - с первым входом первого элемента ИСКЛЮЧАЩЕЕ ИЛИ 4, второй вход которого соединен с шиной 7 тактовых импульсов, а выход с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5, выход которого соединен с тактовым входом регистра 1 сдвига, а второй вход - с выходом элемента ИЛИ 2, соответствующие вход которого соединены с выходами всех нечетных, кроме последнего, разр дов регистра 1 сдвига, а выходы всех, кроме  вух последних, разр дов регистра 1 сдвига соединены с соответствуюцщми входами элемента 3 управле ни , выход которого соединен с информационным входом регистра 1 сдвига , выходы разр дов которого  вл ютс  соответствующими выходными ишнами 8 устройства, выход последнего четно го разр да регистра 1 сдвига подключен к входу элемента 3 управлени  через элемент 9 совпадени , второй вход которого объединен с входом сброса триггера 6 и шиной 10 управлени  . Лелитель частоты следовани  импульсов работает следующим образом. Рассмотрим работу устройства на примере делени  частоты следовани  (импульсов с коэффициентом делени  2,5 и 2 (в зависимости от сигнала на шине 10). Количество п разр дов регистра равно удвоенному коэффициенту m делени  (при условии дробного коэффициента делени ). При этом цельй коэффициент делени  может получитьс  равным п-1. За исходное состо ние примем наличие уровней логического О на выходе триггера 6, на всех выходах регистра 1 и логической 1 на шине 10 (условие дробного коэффициента делени ). При этом уровн ми логического О, поступающими с выходов триггера 6 и элемента 2, разрешаетс  прохождение с шины 7 на тактовый вход регистра 1 импульсов пр мой частоты через элементы 4 и 5, с выхода элемента 3 на информационньвЧ вход регистра 1 поступает уровень логической 1. Сигнал логической 1 на ишне 10 разрешает работу триггера 6 и открывает элемент 9. По переднему фронту первого тактового импульса в первьй разр д регистра 1 записываетс  логическа  1 с выхода элемента 3, в регистре 1 устанавливаетс  код 10000. При этом на выходе элемента 3 устанавливаетс  сигнал логического О, а на выходе элемента 2 - сигнал логической 1, которьй, поступа  на второй вход элемента 5, вызывает на его выходе инвертирование входного сигнала. На тактовом входе регистра 1 устанавливаетс  уровень логического О. По заднему фронту первого тактового импульса на тактовом входе регистра 1 формируетс  единичный перепад, по которому в регистре 1 происходит сдвиг на один разр д, и запись в первый разр д логического О с выхода элемента 3. В регистре устанавливаетс  код 01000. При этом на выходе элемента 2 устанавливаетс  сигнал логического О, которьй снимает с выхода элемента 5 сигнал инвертировани . На тактовом входе регистра 1 устанавливаетс  уровень логического О. По переднему фронту второго тактового импульса на тактовом входе регистра 1 формируетс  единичный перепад , по которому происходит очередной сдвиг информации в регистре 1 на один разр д, и в нем устанавливаетс  код 00100. При этом на выходе элемента 2 устанавливаетс  сигнал логической 1, 312 который на выходе элемента 5 вызывает инвертирование входного сигнала. На тактовом входе регистра 1 устанавливаетс  уровень логического О. По заднему фронту второго тактового импульса на тактовом входе регистра 1 формируетс  единичный перепад, по которому в регистре 1 происходит очередной сдвиг информации на один разр д, в нем устанавливаетс  код 00010. При этом на выходе элемента 2 устанавливаетс  сигнал логического О , который снимает с входа элемента 5 сигнал инвертировани . На тактовом входе регистра 1 устанавливаетс  ypoвень логического О. По переднему фронту третьего так-, тового импульса на тактовом входе регистра 1 формируетс  единичный перепад , по которому происходит очередной сдвиг информации в регистре 1 на оди разр д, ив нем устанавливаетс  код 00001. При этом на выходе элемента 3 устанавливаетс  сигнал логической 1 триггер 6, переключаетс  в единичное состо ние, сигнал логической 1 с выхода которого, поступа  на второй вход элемента 4, вызывает на его выходе инвертирование входного сигнала . На тактовом входе регистра 1 устанавливаетс  логический О, а на выходе элемента 3 - логическа  1. По заднему ронту третьего тактового импульса ,на тактовом входе регистра 1 формируетс  единичньш перепад , по которому происходит очередной сдвиг информации в регистре 1 на один разр д, при этом в нем устанавливаетс  код 10000, так как на информационном входе регистра 1 - сигнал логической 1 с вькода элемента 3. На выходе элемента 3 устанавливаетс  сигнал логического О, а на выходе элемента 2 - сигнал логической 1, которьй, поступа  на второй вход элемента 5, вызывает на его выходе инвертирование входного сигнала На тактовом входе регистра 1 устанавливаетс  уровень логического О . Далее по каждому переднему и заднему фронтам тактовых импульсов происходит сдвиг информации на один разр д при инверсной входной частоте с выхода элемента 4. По заднему фронту п того тактового импульса триггер 6 переключаетс  в нулевое состо ние. Устройство устанавливаетс  в исходное состо ние. 87 Таким образом, регистр 1 последовательно принимает п ть устойчивых состо ний, соответствующих кодам 10000, 01000, 00100, 00010, 00001. Затем цикл работы устройства повтор етс . На выходных шинах 8 по вл ютс  выходные импульсы, длительность которых равна половине периода тактовых импульсов, сдвинутых один относительно другого на такую же величину , при этом их частота следовани  в 2,5 раза меньше частоты следовани  тактовых импульсов. При наличии на шине 10 сигнала логического О происходит блокировка работы по входу сброса триггера 6 и закрьшаетс  элемент 9, на выходах триггера 6 и элемента 9 устанавливаютс  сигналы логического О. В этом случае по каждому переднему и заднему фронтам тактовых импульсов происходит сдвиг информации в регистре 1 на один разр д, при этом регистр 1 аналогично, как и при наличии на шине 10 сигнала логической 1, принимает следующие устойчивые состо ни : 10000, 01000, 00100. По заднему фронт.у второго тактового импульса производитс  запись в регистр 1 кода 00010, при этом на выходе элемента 3 устанавливаетс  сигнал логической 1, так как элемент 9 закрыт, а на выходе элемента 2 - сигнал логического О, снимающий с выхода элемента 5 сигнал инвертировани . На тактовом входе регистра 1 устанавливаетс  уровень логического О. По переднему фронту третьего тактового импульса на тактовом входе регистра 1 формируетс  единичный перепад , по которому происходит очередной сдвиг информации в регистре 1 на один разр д, и в нем устанавливаетс  код 10001. При этом на выходе элемента 3 устанавливаетс  сигнал логического О, а на выходе элемен- 2 - сигнал логической 1, котота рый, поступа  на второй вход элемента 5, вызывает на его выходе инвертирование входного сигнала. На тактовом входе регистра 1 устанавливаетс  уровень логического О. По заднему фронту третьего такто-i вого импульса на тактовом входе регистра 1 формируетс  единичный переS1 пад, по которому происходит очередной сдвиг информации в регистре 1 на один разр д, при этом в нем устанавливаетс  код 01000, так как на его информационном входе - сигнал логическо 0 , Далее по каждому переднему и заднему фронтам тактовых импульсов происходит сдвиг информации в регистре 1 на один разр д, при этом регистр 1 последовательно принимает четьфе устойчивых состо ни , соответствующие кодам 10001, 01000, 00100, 00010, затем цикл работы устройства вновь повтор етс . При этом на выходных шинах 8 по вл ютс  импульсы, длительность которых также равна половине иериода ; тактовых импульсов, сдвину87 тых один относительно другого на такую же величину, при этом частота следовани  в два раза меньше частоты следовани  тактовых импульсов. Формула изобретени  Делитель частоты следовани  импульсов по авт.св. № 1128390, о т личающийс  тем, что, с целью расширени  его функциональных возвозможностей в него введены элемент совпадени  и ншна управлени , при этом последний четный разр д регистра сдвига подключен к соответствующему входу элемента управлени  через элемент совпадени , второй вход которого объединен с входом сброса триггера и с шиной управлени .
SU853920246A 1985-07-01 1985-07-01 Делитель частоты следовани импульсов SU1277387A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853920246A SU1277387A2 (ru) 1985-07-01 1985-07-01 Делитель частоты следовани импульсов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853920246A SU1277387A2 (ru) 1985-07-01 1985-07-01 Делитель частоты следовани импульсов

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1128390 Addition

Publications (1)

Publication Number Publication Date
SU1277387A2 true SU1277387A2 (ru) 1986-12-15

Family

ID=21186024

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853920246A SU1277387A2 (ru) 1985-07-01 1985-07-01 Делитель частоты следовани импульсов

Country Status (1)

Country Link
SU (1) SU1277387A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1.128390, кл. Н 03 К 23/00, 22.07.83. *

Similar Documents

Publication Publication Date Title
KR890017866A (ko) 필터회로
EP0631391B1 (en) Decoded counter with error check and self-correction
SU1277387A2 (ru) Делитель частоты следовани импульсов
SU762195A1 (ru) Устройство для деления частоты следования импульсов
SU1128390A1 (ru) Делитель частоты следовани импульсов
RU2037958C1 (ru) Делитель частоты
SU1509957A1 (ru) Устройство дл селекции признаков изображени объектов
SU993460A1 (ru) Пересчетное устройство
SU961151A1 (ru) Недвоичный синхронный счетчик
SU553749A1 (ru) Пересчетное устройство
SU875462A1 (ru) Регистр сдвига
SU1264165A1 (ru) Накапливающий сумматор
SU743204A1 (ru) Делитель частоты импульсов
SU1177910A1 (ru) Устройство для формирования четверично-кодированных последовательностей
SU1280615A1 (ru) Устройство дл возведени двоичных чисел в квадрат /его варианты/
SU684710A1 (ru) Фазоимпульсный преобразователь
SU1619396A1 (ru) Делитель частоты следовани импульсов
SU1160563A1 (ru) Устройство для счета импульсов
SU913373A1 (ru) Умножитель частоты следования периодических импульсов1
SU1338093A1 (ru) Устройство слежени за задержкой кодовой последовательности
SU1116426A1 (ru) Устройство дл поиска чисел в заданном диапазоне
SU1043636A1 (ru) Устройство дл округлени числа
SU1503068A1 (ru) Устройство дл распределени и задержки импульсов
SU1201831A1 (ru) Устройство дл ввода информации
SU1277413A2 (ru) Устройство дл коррекции шкалы времени