SU1315972A1

SU1315972A1 - Устройство дл делени

Info

Publication number: SU1315972A1
Application number: SU853995123A
Authority: SU
Inventors: Александр Сергеевич Лебединский; Владимир Николаевич Певцов; Евгений Владимирович Хоменко; Леонид Павлович Чумак; Борис Иванович Компаниец
Original assignee: Предприятие П/Я М-5075
Priority date: 1985-12-23
Filing date: 1985-12-23
Publication date: 1987-06-07

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано дл делени чисел, за- .данных число-импульсным кодом. Изобретение позвол ет повысить точность вычислени за счет введени операции округлени результата, введени дополнительной схемы 5 сравнени и коммутатора 6 в устройство, содержащее три счетчика 1-3 и схему 4 сравнени . i сл

Description

Содержимое счетчиков 1-2 сравниваютс схемой 4 срав нени . При каждом превышении содержимого счетчика 1 над содержимым счетчика 2 на выходе схемы 4 сравнени возникает сигнал, по которому к содержимому первого счетчика 3 добавл етс единица, а счетчик 1 устанавливаетс в состо ние единица. Таким образом, в счетчике 3 накапливаетс результат делени . После окончани вьщачи кода де

1

Изобретение относитс к вычислительной технике и может быть использовано дл делени чисел, заданных число-импульсным кодом.

Цель изобретени - повышение точ- ности.

На фиг. 1 представлена функхщо- нальна схема устройства дл делени ; на фиг. 2 - временные диаграммы по сн к цие работу устройства.

Предлагаемое устройство содержит три счетчика 1-3, схему 4 сравнени , дополнительную схему 5 сравнени , коммутатор 6, вход 7 сброса, вход 8 сопровождени делимого, входы 9 и 10 делимого и делител , выход 11 результата , вход 12 логической единицы, вход 13 логического нул , выход 14 схемы сравнени , выход 15 дополнительной схемы сравнени , выход 16 коммутатора.

Устройство работает следующим образом .

Перед началом работы иа вход сбро са устройства (фиг.1) подаетс сигнал Сброс,- который поступает на входы установки в нуль счетчиков 1-3. Тем самым устройство приводитс в исходное состо ние.

При вычислении частного на входы делимого и делител соответственно поступают синхронно m импульсов кода делимого и п импульсов кода делител (фиг.2). Одновременно на вход 8 уст- ройства поступает сигнал логической единицы. Импульсы кода делимого поступают на счетный вход счетчика 1, а импульсы кода делител - на счет

ный вход счетчика 2. Счетчики 1 и 2

лимого в счетчике 1 находитс значение остатка, которое сравниваетс с половиной значени делител . Сравнение производитс схемой 5 сравнени . При превышении остатком половины делител к результату, наход щемус в счетчике 3, прибавл етс единица. Тем самым производитс округление результата до целого, в результате чего абсолютна погрешность частного не превышает 0,5. 2 ил.

to

15

5

Jiy

-5

0

срабатьшают по фронту импульсов, по- ступан цих на их счетные входы.

Схема 4 сравнивает содержимое счетчиков 1 и 2. При поступлении первых п импульсов кода делимого и кода делител состо ни счетчиков 1 и 2 одинаковы. На выходе схемы 4 сравнени присутствует сигнал логического нул . После поступлени п импульсов кода делител и кода делимого счетчики 1 и 2 наход тс в состо нии п. В дальнейшем на счетный вход счетчика 2 импульсы не подаютс и он все врем остаетс в состо нии п. При поступлении (п+1)-го импульса кода делимого содержимое счетчика 1 становитс больше содержимого счетчика 2. На выходе схемы 4 сравнени возникает сигнал логической единицы, поступающий на вход коммутатора 6 и на вход разрешени записи счетчика 1, которьй тем самым устанавливаетс в состо ние Единица. Это происходит потому, что на вход первого разр да счетчика 1 подан потенциал логической единицы, а на входы остальных разр дов - потенциал логического нул (фиг. 1).

Сигнал с выхода Больше схемы 4 сравнени проходит через коммутатор и поступает на счетньй вход счетчика 3, увеличива содержимое последнего на единицу.

После окончани переходных процессов в счетчике 1, при установке его по установочному входу в состо ние Единица, на выходе схемы 4 сравнени сигнал логической единицы снимаетс , поскольку п 1.

313

Далее на счетный вход счетчика 1 продолжают поступать импульсы кода делимого. При каждом превышении содержимого счетчика 1 над содержимым счетчика 2 происходит возврат счетчика 1 в состо ние Единица и увеличение содержимого счетчика 3 на единицу.

После поступлени т-го импульса кода делимого содержимое счетчика 1 представл ет собой

р m - kn.

число импульсов кода дели- }5 мого;

число импульсов кода делител ;

число импульсов, поступивших на счетный вход первого 20 счетчика.

р п. Частное можно

п

как

2. k.-2-, пп

число d лежит в пределах

п п 1

О d 1. Если d, - - , 30

п 2

Т.е. р --2

к полученному результату делени , т.е. к содержимому счетчика 3,добавл етс единица. Если 35

п же р -г- t единица к содержимому

счетчика 3 не добавл етс .

На вход второго числа схемь 5 сравнени подано значение половины содержимого счетчика 2. Схема .5 сравнени , таким образом, производит сравнение содержимого счетчика 1 с половиной содержимого счетчика 2.

При поступлении импульсов кода делимого выходной сигнал схемы 5 сравнени не учитьшаетс , так как он не проходит через коммутатор 5.

После окончани поступлени импульсов кода делимого потенциал ло- гической единицы, поступающий на вход 8 устройства, снимаетс . Тепер если содержимое счетчика 1 окажетс больше половины содержимого счетчи}5

20

25

30

35

40

45

50

59724

ка 2, на выходе схемы 5 сравнени будет присутствовать потенциал логической единицы. Тем самым к содержимому счетчика 3 добавл етс едини- , ца. Если же после окончани поступлени импульсов кода делимого содержимое счетчика 1 окажетс равным или меньшим половины содержимого счетчика 2, на выходе схемы 5 сравнени 10 будет присутствовать потенциал логи- ческо го нул .

Claims

Формула изобретени Устройство дл делени , содержащее три счетчика и схему сравнени , причем входы делимого и делител устройства соединены со счетными входами соответственно первого и второго счетчиков, выходы которых .соединены с входами первого и второго чисел схемы сравнени , выход которой соединен с входом разрешени записи первого счетчг1ка, информационный вход младшего разр да которого соединен с входом логической единицы устройства, вход логического нул которого соединен с информационными входами N-1 старших разр дов первого счетчика, выход третьего счетчика вл етс выходом результата устройства , вход сброса устройства соединен с входами сброса первого, второго и третьего счетчиков, отличающеес тем, что, с целью повышени точности, в него введены дополнительна схема сравнени и коммутатор , при этом выход первого счетчика соединен с входом первого числа дополнительной схемы сравнени , вход i-ro разр да второго числа которой (где i 1,2,...,N-1) соединен с выходом (i+1)-ro разр да второго счетчика , вход логического нул устройства соединен с входом N-ro разр да второго числа дополнительной схемы сравнени , выход которой соединен с первым информационным входом коммутатора , второй информационный вход которой соединен с выходом схемы сравнени , вход сопровождени делимого устройства .соединен с управл - кщим входом коммутатора, выход которого соединен со счетным входом третьего счетчика.

Ш1ЛЛЛТП11 Г1ГШЛ

ппгш

лп.

LГ

f6

ПП

LГ

fpuz.2