SU1241231A1

SU1241231A1 - Устройство дл вычислени обратной величины

Info

Publication number: SU1241231A1
Application number: SU843726203A
Authority: SU
Inventors: Виктор Евдокимович Золотовский; Роальд Валентинович Коробков
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1986-06-30

Abstract

Изобретение относитс к области вычислительной техники и предназначено дл использовани в цифровых вычислительных машинах.различного назначени . С целью сокращени оборудовани и повышени быстродействи в устройство, содержащее три регистра , сумматор, триггер, две схемы совпадени , введены два блока пам ти, шесть линий задержки, разр д четвертичного избыточного сумматора и схема сравнени . Перед началом операции в первый регистр заноситс аргумент (-х). В первом такте на входы первого блока пам ти поступает первый старший разр д числа (-Х) и разр д ТУ(, с выхода сумматора. В первом блоке пам ти записана таблица перемножени цифр в четверичном коде. Во втором блоке пам ти записана таблица сложени цифр, поступающих на его входы. Устройство работает в соответствии с алгоритмом у,+.( РО Г. x-vy;); vvvi y; , с 2 сл

Description

Изобретение, относитс к вычислительной технике и предназначено дл использовани в цифровых вычислительных машинах различного назначени .

Цель изобретени - с окрап;ение оборудовани .

На чертеже приведена схема устройства .

На схеме обозначены первый регистр 1, табличный умножитель (ТУ) 2, сумматор 3, элементы 4-6 задержки, табличный сумматор (ТС) 7, элементы 8-10 задержки, разр д четверичного сумматора 11, схема 12 сравнени с логическим нулем, второй регистр 13, триггер 14, первый элемент И 15, первый синхронизирующий вход 16, второй элемент И ,17, второй синхронизирующий Вход 18 устройства,третий регистр 19, третий синхронизирующий вход 20 устройства и информационный вход 21 устройства.

Устройство работает в соответствии с алгоритмом

, РО е - У;);

(1)

. vyu, vyj + V у,ч, , где (z) - функци вьщелени первого разр да из числа и (под числом Z понимаетс результат операции z 6; - x.vy; ).

Дл того, чтобы исключить вычитание , переменна X заноситс в регистр 1 со знаком |(Мнус. Все операции производ тс в избыточном четверичном коде. Дд представлени цифр используютс три двоичных бита ((0)4 (0.00)4.,; (1)4 (0.01 )4/,; (2)4

(о.1о)4д; (3)4 (0,11)4/2;(-1)4

(1.11)4).

Перед началом операции, помимо того , что .в регистр 1 за носитс аргумент (-х), в регистр 13 записываетс начальное значение, равное 1, Запись производитс подачей сигнала на вход 20, Сумматор 3 и разр д четверичного; сумматора 11 обнул ютс . Входы обнулени не показаны. Аргумент л соответствующими (Сдвигами перед началом операции приводитс к интервалу 5 1. В этом случае результат по модулю всегда равен или меньше единицы. Схема работает по шаЕсли старщий разр д не равен нулю, триггер 14 по сигналу с входа 16 переходит в единичное состо ние и сигнал по вл етс на выходе схемы 15 совпаде1ш . По этому сигналу содержимое регистров 1 и 13 сдвигаетс на два разр да в сторону младших разр дов , т.-е, восстанавливаетс состо ние «а начало шага. Одновременно величина с выхода сумматора 11 складываетс с содержимым сумматора 3 и ; сумматор 11, а также элементы задержки обнул ютс (шина сброса в нуль не показана). Далее первые такты шага повтор ютс . И так до тех пор, пока старший, разр д не станет равным нулю. Это свидетельствует о том, что текугам . Каждый шаг включает п+2 тактов, 5S разр д результата найден правиль- где п - разр дность величины Х, но. Соответственно триггер 14 по сигВ первом шаге в первом такте на входы ТУ 2 поступают первый старший

налу с входа 16 устанавливаетс в нулевое состо ние и сигнал на выходе

0

разр д числа (-Jf) и разр д V у, с выхода сумматора 3, В ТУ 2 записана таблица перемножени цифр в четверичном коде. .Реззшьтат должен быть представлен разр дами: старшим и младшим. Оба эти разр да поступают на первый и второй входы ТС 7. Чтобы веса этих разр дов совпадали, младший разр д произведени задерживаетс на такт в элементах 4-6 задержки. На третий вход ТС 7 приходит разр д текущей нев зки ;. В ТС 7 записана таблица сложени цифр, поступающих на его входы. Цифры, поступаюш:ие на

5 первый, второй и третий входь, имеют один вес, поэтому они образуют сумму и перенос. При этом образуетс двухразр дное число. Первый разр д, пред- - ставл ющий собой перенос, поступает

0 на первый выход, а второй разр д, представл ющий собой сумму - на второй выход ТС 7. Старший разр д непос- редственно, а мпащиий через элементы 8-10 задержки, поступают на первый

5 и второй входы сумматора 11. Полученный перенос при сложении поступивших цифр используетс дл корректировки предыдуш,его разр да. Скорректированный разр д поступает на выход сумматора , а текущий разр д запоминаетс дл последующей корректировки. Если выдаваемый разр д есть первый старший разр д нев зки, после анализа на схеме 12 сравнени с логическим нулем пода.етс сигнал на вход 16 устройства . Здесь возможны два случа : старший разр д не равен нулю; стар- разр д равен нулю.

Если старщий разр д не равен нулю, триггер 14 по сигналу с входа 16 переходит в единичное состо ние и сигнал по вл етс на выходе схемы 15 совпаде1ш . По этому сигналу содержимое регистров 1 и 13 сдвигаетс на два разр да в сторону младших разр дов , т.-е, восстанавливаетс состо ние «а начало шага. Одновременно величина с выхода сумматора 11 складываетс с содержимым сумматора 3 и ; сумматор 11, а также элементы задержки обнул ютс (шина сброса в нуль не показана). Далее первые такты шага повтор ютс . И так до тех пор, пока старший, разр д не станет равным нулю. Это свидетельствует о том, что теку0

5

0

5

0

S разр д результата найден правиль- но. Соответственно триггер 14 по сигналу с входа 16 устанавливаетс в нулевое состо ние и сигнал на выходе

схемы 15 совпадени не по вл етс . В следующем такте определ етс новы разр д нев зки, а предыдущий разр д нев зки записываетс в регистр 13. После (п+2) тактов определ етс п разр дов нев зки. Так как старший разр д нев зки нулевой, он должен быть исключен из нев зки. Это осуществл етс подачей после (п,+2) тактов сигнала на вход 18 устройства. Сигнал с выхода схемы совпадени поступает на регистр 13, содержимое кторого сдвигаетс по этому сигналу на один разр д в сторону старших разр дов, одновр еменно он поступает на вход обнулени сумматора 3 и на вход регистра 20, в который по этому сигналу записываетс содержимое сумматора 3, и производитс сдвиг влево на один разр д с целью подготовки дл записи следующего разр да. В конце шага обнулени сумматора I 1 и линий задержки не требуетс ,. так как их содержимое равно нyлк. Далее устройство переходит к выполнению следующего шага и тг.к до определени п разр дов результата.

Пусть необходимо найти величину jj 1/ X (). Тогда в регистр 1 заноситс 1, сумматоры 3 и М обнул ютс , в регистр 13 заноситс 1.

1-й шаг, 1-й такт:

На входе

ТУ 2 000 111

1 вход 2 вход

На выходе ТУ 2

На входе ТУ 7

На выходе ТУ 7

На входе

сумматора

11

На выходе сумматора 1 1

так далее.

000. 000

1выход 2 выход

000000 001

1вход 2 вход 3 вход

001

000

1 выход 2 выход.

001 000 1 вход. 2 вход

000 Внутреннее сос- TOHiffle 001.

Claims

Формула изобретени 55

Устройство дл вычислени обратной величины, содержащее три регист50

5

24J2314

vpa, два элемента И, сумматор, триггер , причем информационный вход устройства соединен с информационньм входом первого регистра, о т л и - 5 чающеес тем, что, с целью сокращени оборудовани , в него введены табличные умно житель и сумматор, шесть элементов задержки, накапли- сумматор, схема сравнени с .

10 логическим нулем, причем выход i-ro разр да (,2,...,п) первого регистра , где п - разр дность величины X , соединен с первой группой входов табличного умножител , группа

15 выходов переноса которого соединена с первой группой входов сумматора, втора группа входов табличного умножител соединена -с группой выходов сумматора, группа выходов час20 тичного произведени табличного умножител соединена с входами первого, второго и третьего элементов зат держки,. выходы которых соединены с второй группой входов табличного сум25 матора, группа выходов переноса кото . рого соединена с первой группой входов накапливающего сумматора, группа выходов переноса которого соединена с первой группой входов .накапливающего су 1матора, группа выходов суммы табличного сумматора соединена с входами четвертого, п того и шестого элементов задержки, выходы которых соединены с второй группой входов накапливающего сумматора, группа выходов которого соединена с группой информационных- входов второго регистра, группой входов суммато- ра и входами схемы сравнени с логическим нулем, первьй и второй выходы которой соединены с нулевым и единичным входами триггера, вход синхронизации которого соединен с первым, входом первого элемента И и первым синхронизирующим входом устройства, вто5 рой синхронизируюш 1Й вход которого соединен с первым входом второго элемента И, вторые входы первого и второго элементов И соединены с пр мым и инверсным выходами триггера соот0 ветственно, выход первого элемента И соединен с входом сдвига в сторону младших разр дов первого регистра, входом переноса сумматора и входом сдвига в сторону младших разр дов второго регистра, -выходы i-ro разр да нев зки которого соединены с группой входов переноса табличного сумматора , выход второго элемента И сое30

35

40

динен с входом сдвига в сторону старших разр дов второго регистра, входом сброса сумматора и входом сдвига влево третьего регистра, информационРедактор А.Огар

Составитель И.Маркелова

Техред О.Гортвай Корректор О.Лугова

Заказ 3490/44Тираж 671 Подписное

ВНИИПИ Государственного комитета CGCP

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д, 4/5

Производственно-полиграфическое предпри тие,г.Ужгород,ул.Проектна ,4

ные входа которого соединены с выходом сумматора,, вход записи второго регистра соединен с третьим синхронизирующим входом устройства.