SU1317434A1

SU1317434A1 - Устройство дл вычислени квадратного корн числа в модул рной системе счислени

Info

Publication number: SU1317434A1
Application number: SU853982848A
Authority: SU
Inventors: Андрей Алексеевич Коляда; Вильжан Мавлютинович Амербаев; Виктор Константинович Кравцов; Михаил Юрьевич Селянинов
Original assignee: Научно-исследовательский институт прикладных физических проблем им.А.Н.Севченко
Priority date: 1985-11-25
Filing date: 1985-11-25
Publication date: 1987-06-15

Abstract

Изобретение относитс к вычислительной технике и ориентировано на использование в быстродействующих : специализированных вычислител х, системах цифровой обработки сигналов и в различных системах автоматики дл аппаратурной реализации операции вычислени квадратного корн числа в модул рной системе счислени . Цель изобретени состоит в повышении быстродействи . Поставленна цель достигаетс тем, что в устройство,.содержащее регистр 4 сдвига, блоки 6, 10 мультиплексоров, блок 8 суммировани вычетов, блок 11 пам ти констант, вспомогательный регистр 12, кольцевой счетчик 13, блок 14 масштабировани , блок 18 элементов И, введены элементы 5, 15 задержки, блок 7 вычислени интервального индекса числа, блок 9 регистров, блок 16 мультиплексоров, элементы И 17, 22, блок 19 модульных сумматоров, блок 20 сравнени , блок 21 делени на два, элемент ИЛИ-НЕ 23 с соответствующими св з ми. 3 ил. (Л 9 4 СО 4

Description

Изобретение относитс к вычислительной технике и-ориентировано на использование в быстродействующих специализированных вычислител х, системах цифровой обработки сигналов и в системах автоматики дл аппаратурной реализации операции вычислени квадратного корн от аргументов, представленных в модул рной системе счислени .

Целью изобретени вл етс повышение быстродействи .

На фиг. 1 приведена структурна схема предлагаемого устройства дл вычислени квадратного корн числа в модул рной системе счислени ; на фиг. 2 - схема блока суммировани вычетов; на фиг. 3 - схема блока делени на два.

Устройство дл вычислени квадратного корн числа в модул рной системе счислени (фиг. 1) содержит вход 1 аргумента, установочный вход 2, тактовый вход 3 устройства, регистр 4 сдвига, первый элемент 5 задержки, первый блок 6 мультиплексоров , блок 7 вычислени интервального индекса числа, блок 8 суммировани вычетов, блок 9 регистров, второй блок 10 мультиплексоров, блок 11 пам ти констант, вспомогательный регистр 12, кольцевой счетчик 13, блок 14 масштабировани чисел, вто- рой элемент 15 задержки, третий блок 16 мультиплексоров, первый элемент И 17, блок 18 элементов И, блок. 19 модульных сумматоров, блок 20 сравнени , блок 21 делени на два, второй элемент И 22, элемент ИЛИ-НЕ 23, выходы устройства: 24 результата, 25 окончани операции, 26 окончани вычислени квадратного корн и 27 номера вычисленного квадратного корн .

Блок 8 суммировани вычетов (фиг. 2) содержит элементы 28 пам ти , регистры 29 и сумматоры 30 по модулю.

Блок 21 делени на два (фиг. 3) содержит элементы 31 и 32 пам ти.

Блок 9 регистров представл ет собой цепочку из 2Т+5 последовательно соединенных регистров, где T Illog через TXC обозначено наименьшее целое число не меньше X. Установочный вход первого регистра вл етс установочным входом блока 9 регистров . Через него осуществл етс прием модул рного кода (Ы ,оС„. . .о., ) исход-1 ji1ч

3174342

ного числа А.из.диапазона

К-1

« 1Ч.-1

„,рМ -1| используемой модул рной системы счислени .

tn,,

1П„

,т - сисfO

20

ч к

тема попарно взаимно простых модулей , причем tn,2p+k-2, р - фиксиро (t

ванное натуральное число М П т..

И-1 j 1 J

Информационный вход первого регистра вл етс информационным входом блока 9 регистров и подключен к выходу последнего (2Т+5)-го регистра блока 9 регистров. Выход (Т+1)-го регистра соединен с входом блока 14 масштабировани . Управл ющий вход запрещени 15 выдачи (2Т+5)-го регистра вл етс управл ющим входом блока 9 регистров

Разр дность регистра 4 сдвига составл ет (ЗТ+6) бит. Регистр 4 на каждом такте работы устройства вь1пол-; н ет сдвиг содержимого на один бит. Выход (2Т+5)-го триггера регистра 4 сдвига и выход (ЗТ+6)-го триггера старшего разр да регистра 4 сдвига подключены к управл ющему входу пер- 25 вого блока 6 мультиплексоров и к управл ющим входам второго и третьего блоков 10 и 16 мультиплексоров соответственно .

Первый элемент 5 задержки пред- 2Q ставл ет собой цепочку из (Т+1) последовательно соединенных регистров.

Второй элемент 15 задержки аналогично первому элементу 5 задержки представл ет собой цепочку из (Т+1.) последовательно соединенных регистров .

Разр дность регистров, вход щих в состав блока 9 регистров первого и второго элементов 5,15 задержки и .Q мультиплексоров блоков 6 и 10 составл ет Y Jlog m. ,

Блок 8 суммировани вычетов (фиг. 2) по входному модул рному ко45 ЯУ ( ( -к-1 некоторого числа осуществл ет формирование за Т тактов вычета Q(A)/Q(A)/ni, где

Q(A) Х2 Q/C-,); (О

50

i: 1

..li-l

Q.:(.) j±...b (2) 1

S - фиксированное натуральное число;

55

m

kS; с4,„-, / , м:;;,/т.;

Ч,к-Г

1, v- 1 I 1 к- 1 1 .(t

M /mj, ,2...k-1 через /X( обозначено ближайшее к X целое число. При четномkво все, а при нечетном kj во все, кроме последнего, элемен3 13

ты 28 пам ти по адресам, старшие и младшие разр ды которых определ ютс остатками c,j и fiL -1, записывает

вычет /Q;.,(Vrl. (РСПри k нечетном в последний элемент 28 пам ти по адресу «i., записываетс константа (Q. , (e K-i)Xm

Блок 7 вычислени интервального индекса числа имеет структуру, полностью аналогичную описанному блоку 8 суммировани вычетов, и по входному модул рному коду (ot ,c/j.. .о1 ) некоторого числа А из диапазона D модул рной системы счислени осуществл ет за Т тактов формирование вггчета.

Т(А)

Rj(;

/riRiK)/

/--4-4...-....K-v

/ K-i к ,

C5)

В чейку блока П пам ти констант по адресу, старшие и младшие разр ды которого определ ютс величинами 7(А) и Q(A), записываетс набор констант

(В°,.,.,В;, 1, 1„), где СВ°В°) модул рный код начального приближени В квадратного корн из числа А,

,,H,j9iyiX(A).s

где Т(А)

Р S

Т(А) если Т(А)

Т(А)-т если Т (А)

1, - номер масштаба; Sj(Q(A)+T(A) S)/(2pS); IP - номер масштаба; (2р5)

1° ,1,... L-1

L - число масштабов, на которые ориентирован блок 14 масштабировани чисел.

Модул рный код начального приближени БО снимаетс с первого выхода блока II пам ти констант, на второй и третий выходы которого поступают величины 1 и 1д соответственно.

Блок 16 мультиплексоров содержит 23log,L мультиплексов.

Блок 14 масштабировани чисел осуществл ет деление входного числа А, заданного модул рным кодом, на константу Sj . Результатом указанной операции вл етс модул рный код чис- ла . В устройстве дл вычислени квадратного корн числа в модул рной системе счислени используетс известное масштабирующее устрой3

т

174344

ство конвейерного типа, быстродействие которого составл ет Т/., Т+3 такто при пропускной способности одна операци масштабировани в один такт. г Блок 19 модульных сумматоров реализует операцию сложени над целыми числами из диапазона модул рной системы счислени по основани м (т ,t.. ...m,),- операнда и результаты пред10 ставл ютс в модул рном коде,

Блок 21 делени на два (фиГ, 3)

по входному модул рному коду (о1,о1л

...of ) некоторого числа А fe D осуществл ет формирование за два такта J5 величины С А/21, представл емой в модул рном коде.

Б чейку элемента 31 пам ти с

i-1

адресом V Ф 2 , где Ф - значе- .., i 1

20 ние младше го разр да цифры модул рного кода входного числа, записываетс четность входного числа. В чейку элемента 32j пам ти (i 1, 2...k) по адресу 2ot|+ Ч записываетс

25 вычет

/А-1±/

2

Блок 20 сравнени выполн ет ана- 30 ЛИЗ на поразр дное совпадение входных модул рных кодов.

Разр дность вспомогательного регистра 12 и кольцевого счетчика 13 составл ет 2Т+5 бит. Установочньм эг входом кольцевого счетчика 13 вл етс установочный вход триггера младшего разр да.

В основу работы устройства дл вычислени кйадратного корн числа в модул р- Q ной системе счислени положена итера- .дивна процедура Ньютона - Рафсона, в рамках которой числитель (j+l)-ro приближени квадратного корн исходного числа А/р М ,, где А в D, оп-

редел етс по формуле

В. (В. +А)(В./р М ) J+1 Z JJt

(4)

5

Пусть (В, В,...,В) - модул рный Q код числител j-ro приближени квадратного корн . Использу аппарат теории чисел и учитыва , что

fВS

1, приближение можно

т-- записать в виде

В ;

1

.i с Г р . М р. S

К-1

K-t

+т(вр S) s, (5)

Использу формулы (4) и (5), получаем модифицированную процедуру вычислени квадратного корн исходного числа

f--

L 2 J

А.

J

(6)

где А. - промасштабированное значение числа А на масштаб 2S,

В качестве начального приближени квадратного корн исходного числа выбираетс величина В д.

Итеративна процедура вычислени квадратного корн заверпаетс , если выполн етс равенство

В. В, что

j-t 1 эквивалентно выполнению равенства

AJ 1ъ./2-.

Устройство дл вычислени квадратного корн числа в модул рной системе счислени работает следующим образом .

По сигналу, подаваемому на установочный вход 2 устройства, происходит занесение соответствующей информации в регистр 4 сдвига и кольцевой счетчик 13, а именно: во все разр ды регистра 4 сдвига и младший разр д кольцевого счетчика 13 записываютс единицы. Сигналы, поступающие с выходов регистра 4 сдвига и вы хода блока 20 сравнени , вл ютс управл ющими сигналами. На каждом такте работы устройства сигнал 6 , Сформированный на выходе (2Т+5) триггера регистра 4 сдвига, подаетс на управл ющий вход первого блока 6 мультиплексоров и вход выдачи кода блока 9 регистров; сигнал & , сформированный на выходе последнего триггера регистра 4 сдвига, поступает на управл ющие входы блоков 10 и 16 мультиплексоров; сигнал & , сформированный на выходе блока 20 сравнени , поступает на первый вход второго элемента И 22 и вход приема кода вспомогательного регистра 12. В зависимости от значений управл ющи сигналов (5, , и 6 производ тс действи , обеспечивающие поступление требуемой информации на входы блока 7 вычислени интервального индекса числа, блока 8 суммировани вычетов , блока 14 масштабировани чисел и блока 21 делени на два, а также формирование содержимого вспомогательного регистра 12. Информаци , снимаема с выходов блока 7 вычислени интервального индекса и блока 8 суммировани вычетов, поступает

5

0

5

0

на адресный вход блока 11 пам ти констант , на первом выходе которого формируетс модул рный код начального приближени значени квадратного корн числа, а на втором и третьем выходах - номера 1 и ., соответствующих масштабов. Блок 14 масштабировани чисел выполн ет операцию делени входного числа, поступающего на информационный вход, на масштаб, номер которого подаетс на вход номера масштаба. Блок 19 модульных сумматоров суммирует, а блок 20 сравнени производит сравнение модул рных кодов , сформированных на выходах блока 14 масштабировани чисел и блока 21 делени на два. Модул рный код суммы с выхода блока 19 модульных сумматоров поступает на вход первого элемента 5 задержки и первый информационный вход первого блока 6 мультиплексоров . Содержимое кольцевого счетчика 13 пересылаетс во вспомогательный регистр 12 с выполнением операции поразр дной дизъюнкции над их содержимым . В случае единичного сигнала на входе приема кода вспомогательного регистра 12 в последнем формируетс результат логического сложени содержимых кольцевого сче тчика 13 и вспомогательного регистра 12. Блок 18 элементов И выполн ет операцию логического умножени (поразр дна конъюнкци содержимых кольцевого счетчика 13 и вспомогательного регистра 12, результат которой поступает на входы элемента ИЛИ-НЕ 23, вход которого подключен к второму входу второго элемента И 22. В случае одновре,менного поступлени единичных сигналов на входы второго элемента И 22 на выходе 26 устройства по вл етс сигнал завершени итеративной процедуры (то есть вы5 числение значени квадратного корн ) дл очередного аргумента, номер которого определ етс унитарным кодом, поступающим с выхода кольцевого счетчика 13 на выход 27 устройства. ВыQ численное значение квадратного корн снимаетс с выхода блока 19 модуль- . ных сумматоров на выход 24 устройства . В случае завершени работы устройства по вычнслению функции квад5 ратного корн от всех входных аргументов соответствующий сигнал по вл етс на выходе 25 устройства.

На первом такт€; работы устройства в первый регистр блока 9 регист0

ров с входа 1 аргумента устройства поступает модул рный код числител А значени А/р М,, аргумента, который также поступает на второй информационный вход блока 6 мультиплексоров , на управл ющий вход которого поступает сигнал б 1, вследствие чего с выхода блока 6 мультиплексоров величина А поступает на входы блока 7 вычислени интервального индекса числа и блока 8 суммировани вычетов.

По истечении Т-го такта на выходах блока 7 вычислени интервально го индекса и блока 8 суммировани вычетов формируютс соответственно вычеты f(А) и Q(A) (см. (1) и (3)), которые на (Т+1)-м такте работы устройства подаютс на адресный вход блока I1 пам ти констант, в результате чего на его входы поступает набор констант

iB% в;,... в;, 1, 1

На (Т+.)м такте работы на управл ющие входы блоков 10 и 16 мультиплексоров поступает сигнал &, вследствие чего модул рный код начального приближени ВJ,, поступающий с первого выхода блока 11 пам ти констант на второй информационный вход второго блока 10 мультиплексоров, записываетс в первый регистр второго элемента 15 задержки, а величина Ij, поступающа с третьего выхода блока 11 пам ти констант на второй информационный вход третьего блока 16 мультиплексоров, проходит на вход номера масштаба блока 14 масштабировани чисел, на информационный вход которого с выхода блока 9 регистров поступает величина А.

На (2Т+3)-м такте работы устройства величина В, с выхода второго элемента 15 задержки поступает на вход блока 21 делени на два.

По истечении(2Т+4)-го такта на выходах блока 14 масштабировани чисел и блока 21 делени на два форми руютс соответственно величины А

В и (j) , которые на (2Т+5)-м такте

поступают на первый и вторые входы блока 19 модульных сумматоров и блока 20 сравнени соответственно. Блок 19 модул-ьных сумматоров находит модул рный код величины В (см. 6)), а а на выходе блока 20 сравнени формируетс сигнал « На этом завершаетс перва итераци вычислени квадратного корн . По вление единичного сигнала на выходе второго элемента И 22 указывает на окончание

итеративного процесса вычислени

квадратного корн аргумента А/р М, . , значение которого равно В и снимаетс с выхода блока 19 модульных сумматоров , а унитарный код номера вычис- ,

ленного корн поступает на выход 27 устройства. В случае нулевого сигнала на выходе второго элемента И 22 продолжаетс процесс вычислени квадратного корн .

На (21+6)-м такте работы устройства на управл ющий вход первого блока 6 мультиплексоров и на управл ющий вход запрещени вьщачи кода (2Т+5)-го регистра блока 9 регистров

поступает сигнал & О, Величина

8с выхода блока 19 модульных сумматоров поступает на вход первого элемента 5 задержки и через первый блок

6мультиплексоров - на входы блока 7 вычислени интервального индекса числа и блока В суммировани вычетов, а величина А с выхода блока 9 регистров записываетс в первый регистр блока

9регистров.

По истечении (ЗТ+5)-го такта блок

7вычислени интервального индекса числа и блок 8 суммировани вычетов формируют на своих выходах величины .f(B,) и Q(B) соответственно, которые поступают на адресный вход блока 1 1 пам ти констант на (ЗТ+6)-м такте работы устройства.

На (ЗТ+7)-м такте на управл ющие входы блоков 10 и 16 мультиплексоров

поступает сигнал (з О, вследствие чего величина В с выхода первого элемента 5 задержки череэ второй блок

10мультиплексоров проходит на вход второго элемента 15 задержки, а величина 1 через блок 16 мультиплексоров поступает на вход номера масштаба блока 14 масштабировани чисел. На информационный вход блока 14 масштабировани чисел с выхода блока 9

регистров поступает величина А.

На (4т+8)-м такте работы величина В с выхода второго элемента 15 задержки поступает на вход блока 21 делени на два.

По истечении (4Т+9)-го такта на

выходах блока 14 масштабировани чисел и блока 21 делени на два формируютс соответственно величины

Aj и -- , KOTOpijie на (4Т+10)-м такте работы устройства поступают на первые и вторые входы блока 19 модульных сумматоров и блока 20 сравнени соответственно. Блок 21 модульных сумматоров находит модул рный код величины В (см. (6), а на выходе блока 20 сравнени формируетс сигнал G , На этом завершаетс втора итераци вычислени квадратного корн ,

Итеративный процесс вычислени квадратного корн продолжаетс до тех пор, пока на выходе 26 устройства не по витс сигнал завершени итеративной процедуры.

Благодар конвейерной структуре в устройстве дл вычислени квадратного корн в модул рной системе счислени описанна итеративна процедура может выполн тьс одновременно дл 2Т+5 аргументов.

После по влени единичного сигнала на выходе 25 устройства может быт начато вычисление функции квадратного корн от новых(2Т+5) аргументов

При работе устройства в конвейерном режиме формирование 2Т+5 функциональных (квадратных корней) в

среднем занимает (21+5) тактов,

где п - число итераций реализуемо

процедуры, т.е. из расчета на одно

функциональное значение быст родействиё устройства составл ет п тактов.

Claims

Формула изобретени

Устройство дл вычислени квадратного корн числа в модул рной системе счислени , содержащее регистр сдвига, два блока мультиплексоров, блок суммировани вычетов, блок пам ти констант, вспомогательный регистр , кольцевой счетчикр блок умножени на масштабный коэффициент и блок элементов И, причем установочный вход устройства соединен с установочными входами регистра сдвига и кольцевого счетчика, счетный которого соединен с тактовым входом устройства, отличающее с тем, что, с целью повышени быстродействи , в него введены блок регистров , два элемента задержки, блок вычислени интервального индекса, третий блок мультиплексоров, два элемента И, блок модульных сумматоров , блок сравнени , блок делени на

fO

ь г .

t5

31743410

два и элемент ИЛИ-НЕ, причем тактовый вход устройства соединен с входом разрешени сдвига регистра сдвига , выход (2Т-1-5)-го разр да регистра

5 сдвига (Т , k - число модулей системы счислени ) соединен с входом запрещени выдачи блока регистров и с управл ющим входом первого блока мультиплексоров, выход старшего (ЗТ+6)-го разр да регистра сдвига соединен с управл ющими входами второго и третьего блоков мультиплексоров , вход аргумента устройства соединен с установочным входом блока регистров, выход последнего регистра которого соединен с информацион- ; ным входом блока регистров, выход (Т+1)-го регистра которого соединен с информационным входом блока умноже20 ни на масштабный коэффициент, вход номера масштаба которого соединен с выходом третьего блока мультиплексоров , выход блока умножени на масштабный коэффициент соединен с входом первого слагаемого блока модульных сумматоров и с первым входом блока сравнени , второй вход которого соединен с входом второго слагаемого блока модульных сумматоров и с выходом блока делени на два, выход блока модульных сумматоров подключен к входу первого элемента задержки и к первому информационному входу . первого блока мультиплексоров, в-цо 5 рой информационный вход которого подключен к входу аргумента устройства, выход первого блока мультиплексороЁ соединен с входами блока вычислени интервального индекса числа и блока суммировани вычетов, выходы которых подключены соответственно к входам старших и младших разр дов , адреса блока пам ти констант, выход первого элемента задержки соединен с первь1м информационным входом второго блока мультиплексоров, второй информационный вход которого, первый и второй информационные входы третьего блока мультиплексоров сое30

40

45

50

55

динены соответственно с выходами блока пам ти констант, выход второго блока мультиплексоров соединен с входом второго элемента задержки, выход которого соединен с входом блока делени на два, разр дный выход вспомогательного регистра соединен с входами первого элемента И и с первым входом блока элементов И,

n131

второй вход которого соединен с информационным входом вспомогательного регистра и с разр дным выходом кольцевого счетчика, выход блока сравнени соединен с входом разрешени приема вспомогательного регистра и с первым входом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ-НЕ, входы которо28

гд

28

29

30

29

I

30

29

фиг. 2

Составитель Н. Шелобанова

Редактор А. Маковска Техред В,Кадар

Заказ 2425/44 Тираж 672Подписное

ВНИИШ Государственного комитета СССР

по делам изобретений и Открытий 113035, Москва., Ж-35, Раушска наб,, д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

743412

го соединены с разр дным .выходом блока элементов И, выходы блока модульных сумматоров, первого и второго элементов И, кольцевого счетчика

5 вл ютс .соответственно выходами результата , окончани операции, окончани вычислени квадратного корн и номера вычисленного квадратного корн устройства.

31

л

29

31

зг

32

сриг.з

КорректорМ. Шароши