SU1317433A1 - Устройство дл вычислени экспоненциальной функции в модул рной системе счислени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и ориентировано к использование в быстродействующих специализированных вычислител х, системах цифровой обработки сигналов и в различных системах автоматики дл  вычислени  экспоненциальной функции в модул рной системе счислени . Цель изобретени  состоит в повьшении быстродействи . Поставленна  цель достигаетс  тем, что в устройство, содержащее входной регистр 5, счетчики 7, 8, блок 10 пам ти дл  хранени  констант, блок 11 мультиплексоров , регистр 12 сдвига, блок 15 модульных умножителей и блок 16 масштабировани , введены элементы задержки 9. 13. регистр 14 сдвига и блок 6 вычислени  интервального индекса с соответствующтми св з ми. 2 ил. 2 S (Л

Description

Изобретение относитс  к ычисли- тепьной технике и- ориентировано на использование в быстродействующих специализированных вычислител х, системах цифровой обработки сигналов и различных системах автоматики дл  вычислени  Экспоненциальной функции от аргументов, представленных в модул рной системе счислени .

Целью изобретени   вл етс  повышение быстродействи .

На фиг. 1 приведена структурна  схема предлагаемого устройства дл  вычислени  экспоненциальной функции в модул рной системе счислени ; на фиг. 2 - схема блока вычислени  интервального индекса (дл  k 7,, И - число модулей системы счислени ).

Устройство дп  вычислени  экспоненциальной функции в модул рной системе счислени  (фиг. 1) содержит вход 1 аргумента, тактовый вход 2, установочный вход 3, вход 4 константы устройства, входной регистр 5, блок 6 вычислени  интервального индекса числа, первый счетчик 7, второй счетчик 8, первый элемент 9 задержки , блок 10 пам ти дл  хранени  констант, блок 11 мультиплексоров, первый регистр 12 сдвига, второй элемент 1.3 задержки, второй регистр 14 сдвига, блок 15 модульных умножителей , блок 16 масштабировани  чисел, выход 17 окончани  формировани  рез .ультата устройства, выход 18 резуль- 35. выходом. Вход разрешени  выдачи кода

тата устройства и выход 19 начала формировани  результата устройства.

Блок 6 вычислени  интервального индекса числа (фиг. 2) содержит элементы 20 пам ти, регистры 21 и сумматоры 22 по модулю

Вход 1 аргумента устройства подключен к входу входного регистра 5, предназначенного дл  приема модул рпоследнего регистра второго элемента 13 задержки  вл етс  его входом разрешени  вьщачи кода.

Блок 6 вычислени  интервального индекса числа имеет Т-каскадную конвейерную структуру.

Блок вычислени  интервального инного кода по попарно взаимно простым -5 декса числа 6 по входному модул рноосновани м ш. . .т( й ...c/i., ) исходного числа А из множества D fO,l..., р М , -Ц;- -о(,- (А1,- (i l,2,...,k), 2р + k-2,

причем и 7/

ное натуральное число;

Р - фиксированп 50 Кы П,т. ;

через |Х1| обозначен наименьший неотрицательный вычет.

Разр дность входного регистра 5 составл ет (k - 1)Ъ бит, где Ъ - разр дность вычетов по наибольшему из модулей выбранной модул рной системы счислени . Информационный вход входного регистра 5 соединен с выходом

му коду ( 0 , ) некоторого числа А осуществл ет формирование вычета за Т тактов

1 Т (А) lRjc;jL

Ri(oii)

55

,f.-i m.

при

,2...k-l

(1)

M

при i k

k- -i

,., /т.; М,..,М,.,-(2)

второго элемента 13 задержки. Выход группы из Ъ младших разр дов входного регистра 5 подключен к адресному входу блока 10 пам ти дл  хранени  конс .тант. Выходы остальных (k-2) групп из Ъ разр дов подрслючены к входу первого элемента 9 задержки.

Первый элемент 9 задержки представл ет собой цепочку из Т-1 последовательно соединенных регистров, где Т Jlogj k, через ХГ обозначаетс  наименьшее целое число не меньшее X. Вход первого из регистров  вл етс  входом первого элемента 9

задержки. Разр дность регистров, вхо- в состав первого элемента 9 задержки , составл ет (k-2)Ъ бит. Выход последнего регистра первого элемента 9 задержки  вл етс  его выходом.

Второй элемент 13 задержки представл ет собой цепочку из четьфех последовательно соединенных регистров , вход первого из которых  вл етс  входом второго элемента 13 задержки. Разр дность регистров, вход щих в состав второго элемента 13 задержки, составл ет (k-l)b бит.

Входы первых (k-2).групп и вход старшей (k-I)-й группы из Ъ разр дов первого регистра  вл ютс  входом элемента 13 задержки.

Выход последнего регистра второго . элемента 13 задержки  вл етс  его .

последнего регистра второго элемента 13 задержки  вл етс  его входом разрешени  вьщачи кода.

Блок 6 вычислени  интервального индекса числа имеет Т-каскадную конвейерную структуру.

Блок вычислени  интервального индекса числа 6 по входному модул рн

му коду ( 0 , ) некоторого числа А осуществл ет формирование вычета за Т тактов

1 Т (А) lRjc;jL

Ri(oii)

5

,f.-i m.

при

,2...k-l

(1)

M

при i k

k- -i

,., /т.; М,..,М,.,-(2)

3131

при k четном все, а при k нечетном все кроме последнего, элементы 20 пам ти преобразуют пары вычетов ij.i , ij ,  вл ющиес  адресом, в вычет (R2J.1 ( ) + 2j (2j (j 1 , где - цела  часть).

При нечетном k последний элемент 20 пам ти преобразует вычет d ,  вл ющийс  адресом, в вь1чет (B(otj)/ . Выход регистра 21 послед М-ехр (-2.)J

Z.

IM JM, k-1 -Xl,

m

X Р

mk - X

Хе 0,1,...,, ,j 0,1,..., k-1, через Х обозначаетс  ближайшее к 25 X целое число, М - натуральное число, определ емое точностью вычислени  и выбираемое из услови  ,;.|. Блок

Ijlogji

11 мультиплексоров содержит J

i:1

мультиплексоров.

I

Разр дность первого регистра 12 сдвига составл ет Т+4 бит. Первый регистр 12 сдвига на каждом такте работы устройства выполн ет сдвиг содержимого на один бит. Входом первого регистра 12 сдвига  вл етс  установочный вход триггера младшего разр да , выходом первого регистра 12 СДВИга  вл етс  выход триггера старшего разр да.

Разр дность второго регистра 14 сдвига составл ет Т+5 бит. Второй регистр 14 сдвига на каждом такте работы устройства выполн ет сдвиг содержимого на один бит. Установочные входы триггера разр дов второго регистра 14 сдвига  вл ютс  его информационном входом.

Инверсный выход триггера (Т+3)-го разр да  вл етс  первым выходом второго регистра 14 сдвига. Инверсный выход триггера (Т+5)-го разр да  вл етс  вторым выходом второго регистра 14 сдвига.

Блок 15 модульных умножителей реализует операцию умножени  над целы- ми числами по основани м системы

4334

него каскада  вл етс  выходом блока 6 вычислени  интервального индекса числа.

Первый 7 и второй 8 счетчики  в- 5 л ютс  счетчиками по модулю {Т+4) и k соответственно.В  чейку блока 10 пам ти дл  хранени  констант с адресом X + j2 записываетс  модул рный код числа Y-, to определ емого соотношением

(3) при j,- 0,l...k-2;

при j k-1 и О v X

Р;

при j k-1 и X 7/ р,

(операнды и результат представл ютс  в модул рном коде).

Блок 16 масштабировани  чисел осуществл ет деление входного числа А, заданного модул рным кодом, на константу М.

Используетс  упрощенный вйриант известного масштабирующего устройства конвейерного типа, быстродействие которого составл ет Т+3 такта при j пропускной способности одна операци  масштабировани  в один такт. Используемый вариант устройства дп  масштабировани  чисел ориентирован только на один масштаб, равный М.

В основу работы устройства дл  вычислени  экспоненциальной функции в модул рной системе счислени  положено следующее.

Представим аргумент а экспоненты в виде

(-а) П

1

Ik:

М

513

Устройство дл  вычислени  экспоненциальной функции в модул рной системе счислени  работает следующим образом.

По сигналу, подаваемому на установочный вход 3 устройства, происходит обнуление первого 7 и второго 8 счетчиков, а также первого регистра

12сдвига, во все разр ды второго регистра 14 сдвига записьшаютс  единицы . Сигналы, поступающие с первого и второго выходов второго регистра

14 сдвига,  вл ютс  управл ющими сигналами 6 и & соответственно. На каждом такте работы устройства сигнал 6, подаетс  на вход разрешени  выдачи кода второго элемента 13 задержки , а сигнал 6 - на управл ющий вход блока 11 мультиплексоров. Если О, то поступление ненулевой информации с выхода второго элемента

13задержки на информационный вход входного регистра 5 запрещаетс  с одновременной записью во входной регистр 5 через установочный вход модул рного кода (, ,. . . ,оС,.) числител  А значени  аргумента, подаваемого с входа 1 аргумента устройства. Если же 6, 1, то поступление информации во входной регистр 5 с входа 1 аргумента устройства запрещаетс  с одновременной записью во входной регистр 5 через информационньй вход информации с выхода второго элемента 13 задержки .

Содержимое d группы из Ъ младших разр дов входного регистра 5 подаетс на адресный вход блока 10 пам ти дл  хранени  констант, куда поступает также содержимое j второго счетчика 8. Из блока 10 пам ти дл  хранени  констант считываетс  модул рный код очередной константы Y- (см. (З)). Блок 15 модульных умножителей выполн ет операцию модульного умножени  операндов, поступающих на его входы с вь1ходов блока 10 пам ти дл  хранени  констант и блока 11 мультиплексоров соответственно. Если управл ющий сигнал (-., 0, то на выход блока 11 мультиплексоров с первого информационного входа проходит величина М, поступающа  с входа 4 константы устройства . Если же 1, то на выход блока 11 мультиплексоров с второго информационного входа поступает информаци  с выхода блока 16 масштабировани  чисел. Модул рный код произ36

ведени  с выхода блока 15 модульных умножителей поступает в блок 16 масштабировани  чисел. По сигналу, поступающему с тактового входа 2 устройства на счетный вход первого счетчика 7, содержимое последнего увеличиваетс  на единицу. В случае по влени  единичного сигнала на выходе переноса первого счетчика 7 содержимое

второго счетчика 8 увеличиваетс  на единицу. На информационном выходе второго счетчика 8 формируетс  часть адреса константы, записанной в блок 10 пам ти дл  хранени  констант, дл 

очередного такта. Содержимое второго регистра 14 сдвига по сигналу, поступающему с тактового входа 2 устройства , сдвигаетс  на один бит, в результате чего на первом и втором выходах

второго регистра 14 сдвига формируютс  сигналы дл  очередного такта работы устройства.

В соответствии с изложенным в

входной регистр 5 через первый его вход ( d, о) с входа 1 аргумента устройства поступает модульный код (o(i ,... .i ) числител  А аргумента, а модул рный код (( ,,., d подаетс  на вход блока 6 вычислени  интервального индекса числа. После этого начинаетс  первый такт работы устройства .

На первом такте вычет of, с выхода

входного регистра 5 подаетс  на адресный вход блока 10 пам ти дл  хранени  констант, куда поступает также содержимое второго счетчика 8. Из блока 10 пам ти дл  хранени  констант

по адресу о(, + О- 2 считываетс  величина Уц. С выхода входного регистра 5 набор вычетов (d , d .,. поступает на вход первого элемента 9 задержки .

На втором такте величина Y с выхода блока 10 пам ти дл  хранени  констант поступает на один вход блока 15 модульных умножителей, на другой вход которого с выхода блока 11

мультиплексоров ( G О) поступает константа М, подаваема  на первый ин-. формационный вход блока 11 мультиплексоров с входа 4 константы устройства . Блок 15 модульных умножителей находит модул рный код произведени  М -YQ, который поступает н блок 16 масштабировани  чисел, где со следующего такта начинаетс  операци  масштабировани  числа М -YQ.

713

По истечении Т-го такта работы устройства на выходе блока 6 вычислени  интервального индекса числа формируетс  вычет Г(А), который на след ющем такте записываетс  в старшую группу из Ъ разр дов первого регистра второго элемента 13 задержки, в остальные k-2 группы из Ъ разр дов которого с выхода первого элемента 9 задержки поступает выбор вычетов (d oij,... d. t-i).

На (Т+4)-м такте управл ющий сигнал 6 1, вследствие чего с выхода второго элемента 13 задержки в входной регистр 5 поступает набор тов -(«ij Т(А)). На выходе переноса первого счетчика 7 по вл етс  единичный сигнал, вследствие чего содержимое второго счетчика 8 становитс  равным единице.

На (Т+5)-м такте блок 16 масштабировани  чисел на своем выходе формирует модул рный код величины Y . Вычет 0 с выхода входного регистра 5 подаетс  на адресный вход блока 10 Оам ти дл  хранени  констант, на вход которого поступает также содержимое второго счетчика 8, Из блока 10 пам ти дл  хранени  констант по адресу 1 -2 ® считываетс  величина Y. С второго выхода входного регистра 5 набор вычетов (о( -л (-Л) )

поступает на вход первого элемента 9 задержки.

На (Т+б)-м такте работы устройства величина Y с выхода блока 10 пам ти дл  хранени  констант поступает на один вход блока 15 модульных умножителей, на другой вход которого с выхода блока 11 мультиплексоров ( 6i 1) подаетс  величина Y, по- .ступающа  на второй информационный вход блока 11 мультиплексоров с выхода блока 16 масштабировани  чисел. Блок 15 модульных умножителей находит модул рный код произведени  Y, х X Y , который поступает в блок 16 масштабировани  чисел, где со следующего такта начинаетс  операци  масштабировани  указанных чисел.

На следующих тактах работы устройства вьшолн ютс  действи , аналогичные описанным вьш1е. По окончании k;-(T+4) тактов на выходе переноса второго счетчика 8 по вл етс  единичный сигнал, поступающий на третий выход 19 устройства, что означает окончание вычислени  значени  экспо8

ненциальной функции от аргумента, которое снимаетс  с выхода блока 16 масштабировани  чисел на следующем такте.

Благодар  конвейерной структуре в предлагаемом устройстве одновременно может происходить вычисление экспоненциальной функции от Т+4 аргументов . При этом по вление единичного сигнала на выходе 19 устройства означает начало по влени  на выходе 18 устройства вычисленных значений экспоненциальной функции и возможность начала вычислений дл  новых Т+4 ар- гументов.

По вление единичного сигнала на выходе 17 устройства означает завершение вычислени  значений экспоненциальной функции от Т+4 аргументов. При работе устройства в конвейер- ном режиме из расчета на одно функциональное значение быстродействие устройства составл ет k тактов.

25

ормула изобретени 

Устройство дл  вычислени  экспоненциальной функции в модул рной системе счислени , содержащее входной

регистр, блок пам ти дл  хран ени 

констант, первый регистр сдвига, первый и второй счетчики, блок мультиплексоров , блок модульных умножите ; лей и блок масштабировани  чисел,

причем вход аргумента устройства соединен с установочным входом входного регистра, тактовый вход устройства соединен со счетным входом первого счетчика, вход обнулени  которого

соединен с входом обнулени  второго счетчика, с входом обнулени  первого регистра сдвига и с установочном входом устройства, вход константы которого соединен с первым йнформационным входом блока мультиплексоров, выход которого соединен с входом первого сомножител  блока модульных умножителей, выход блока масштабировани   вл етс  выходом результата

устройства, информационный выход второго счетчика соединен с входами старших разр дов адреса блока пам ти дл  хранени  констант, выход первого счетчика соединен со счетным входом

второго счетчика, отличаю- щ е е с   тем, что, с целью повышени  быстродействи , в него введены два элемента задержки, второй регистр сдвига и блок вычислени  интервально913

го индекса, причем вход аргумента устройства соединен с входом блока вычислени .интервального индекса, , тактовый вход устройства соединен с входами разрешени  сдвига первого и второго регистров сдвига, установочный вход устройства соединен с информационным входом второго регистра сдвига, выходы младших и старших разр дов входного регистра соединены соответственно с входами младших разр дов адреса блока пам ти дл  хранени  констант и с разр дным входом первого элемента задержки, выход которого и выход блока вычислени  интервального индекса соединены соответственно С информационными входами младших и старших разр дов второго элемента задержки, выход которого соединен с информационным входом входного регистра, выход блока пам Составитель А. Клюев Редактор А. Маковска  Техред В.Кадар Корректор А. Обручар

2425/44

Тираж 672 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

743310

ти дл  хранени .констант соединен с входом второго сомножител  блока модульных умножителей, выход которого соединен с входом блока масштабирова5 ни  чисел, выход которого соединен с вторым информационным входом блока мультиплексоров, выход переноса второго счетчика  вл етс  выходом начала формировани  результата

О устройства и соединен с информацион- ньпм входом первого регистра сдвига, выход которого  вл етс  выходом окончани  формировани  результата устройства , инверсные выходы (Т+3)-го и

t5 (Т+5)-го разр дов второго регистра сдвига (т , k - число модулей системы счислени ) соединены соответственно с входом разрешени  выдачи второго элемента задержки и с

20 управл ющим входом блока мультиплексоров ,

Claims (1)

1. 25 Формула изобретения

   Устройство для вычисления экспоненциальной функции в модулярной системе счисления, содержащее входной 3θ регистр, блок памяти для хранения констант, первый регистр сдвига, первый и второй счетчики, блок мультиплексоров , блок модульных умножите-; лей и блок масштабирования чисел, 55 причем вход аргумента устройства соединен с установочным входом входного регистра, тактовый вход устройства соединен со счетным входом первого счетчика, вход обнуления которого 40 соединен с входом обнуления второго счетчика, с входом обнуления первого регистра сдвига и с установочным входом устройства, вход константы которого соединен с первым йнформацион45 ным входом блока мультиплексоров, выход которого соединен с входом первого сомножителя блока модульных умножителей, выход блока масштабирования является выходом результата 5Q устройства, информационный выход второго счетчика соединен с входами старших разрядов адреса блока памяти для хранения констант, выход первого счетчика соединен со счетным входом 55 второго счетчика, отличающееся тем, что, с целью повышения быстродействия, в него введены два элемента задержки, второй регистр сдвига и блок вычисления интервально9

   1 О го индекса, причем вход аргумента устройства соединен с входом блока вычисления.интервального индекса, , тактовый вход устройства соединен с входами разрешения сдвига первого и второго регистров сдвига, установочный вход устройства соединен с информационным входом второго регистра сдвига, выходы младших и старших разрядов входного регистра соединены 1Q ти для хранения.констант соединен с входом второго сомножителя'блока модульных умножителей, выход которого соединен с входом блока масштабирова· 5 ния чисел, выход которого соединен с вторым информационным входом блока мультиплексоров, выход переноса второго счетчика является выходом начала формирования результата устройства и соединен с информационсоответственно с входами младших разрядов адреса блока памяти для хранения констант и с разрядным входом первого элемента задержки, выход которого и выход блока вычисления интервального индекса соединены соответственно С информационными входами младших и старших разрядов второго элемента задержки, выход которого соединен с информационным входом входного регистра, выход блока памяным входом первого регистра сдвига, выход которого является выходом окон· чания формирования результата устройства, инверсные выходы (Т+3)-го и 15 (Т+5)-го разрядов второго регистра сдвига (Т = ]. log^k(, к - число модулей системы счисления) соединены соответственно с входом разрешения выдачи второго элемента задержки и с

   20 управляющим входом блока мультиплексоров ,