SU1411775A1

SU1411775A1 - Устройство дл вычислени функций

Info

Publication number: SU1411775A1
Application number: SU874172745A
Authority: SU
Inventors: Сергей Валентинович Редькин; Сергей Борисович Плешаков; Надежда Александровна Игнатьева
Original assignee: Особое конструкторско-технологическое бюро "Парсек" при Тольяттинском политехническом институте
Priority date: 1987-01-04
Filing date: 1987-01-04
Publication date: 1988-07-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при вычислении широкого класса функций одного аргумента. Целью изобретени вл етс расширение области применени . Устройство содержит первый блок преобразовани кода, состо щий из регистра аргумента, регист; ра полин ера функции, шифратора адреса , двух элементов И и двух элементов ИЛИ, блок управлени пам тью, состо щий из регистра адреса и N+1-го счетчика, блок запоминани коэффициентов , состо щий КЗ N+1-го блока па- м ти, распредилитель :импульсов, арифметический блок и второй блок преобразовани кода, Содержащий ,два сдвиговых регистра, вычита- тепь и регистр результата. Поставленна цель достигаетс за счет введени новых элементов и св зей, 4 з.п.ф-лы, 2 ил. СО

Description

«

ел

Изобретение относитс к вычислительной технике и может быть исполь- ,зовано при вьмислении широкого класса функций одного аргумента в высокоскоростных вычислительных системах, .обрабатывающих большие массивы данных .

Цель изобретени - расширение области применени за счет вьмислени широкого класса функций и возможности испсхльзовать операнды, представленные в дополнительном коде.

В устройстве реализуетс набор сплайнов N-ro пор дка, обеспечиваю- щих высокую точность вычислени функции

Рк(Х)б(х-х.;-6(х-Х.,,, ) .,-Za,j,-x ,

(1)

1 ,если X :}, xi

(2)

О,если X С X

Ik

k 1,2,..., К номер интерполируемой функции; К - число интерпо-

лируейых функций М -- число интервалов интерпол ции k-й функции.

Дл сведени к минимуму аппаратур- ных затрат и упрощени структурной схемы арифметического блока вьфаже- ние (1) преобразуетс с использованием скобок Горнера:

гл«

F(x) (x-Xj)-6(x-Xj + ,K )

Haoix + Х-а

31 +Х(а

liK- zjK

+XUf.,)JK iK ).-)Njfc

(3)

Ha фиг. 1 приведена схема устройства , реализующего кубический () сплайн по выражению (3); на фиг. 2 - временные диаграммы работы распределител импульсов.

Устройство содержит распределитель 1 импульсов, первый блок 2 преобразовани кода, блок 3 управлени пам тью , 6j;oK 4 запоминани коэффициентов , арифметический блок 5 и второй блок 6 преобразовани кода.

Первый блок 2 преобразовани кода содержит сдвиговьй регистр 2.1 аргумента , регистр 2.2 номера функции, шифратор 2.3 адреса, два элемента И 2.4 и 2.5, два элемента ИЛИ 2.6 ( 2.7.

Блок 3 управлени регистр 3.1 адреса и

пам тью содержит N+1 счетчик 3.2.

15

10

20

5

0

5

0

5

0

5

Блок 4 запоминани коэффициентов содержит N+1 блок 4.1 пам ти.

Арифметический блок 5 содержит N умножителей 5.1, N сумматоров 5.2 и N-1 элемент 5.3 задержки.

Второй блок 6 преобразовани кода содержит два сд,внговых регистра 6.1 и 6.2, вычитатель 6.3 и регистр 6.4 результата.

Устройство работает следуюЕсим образом .

Цикл работы устройства начинаетс с приходом импульса S на вход запуска распределител 1 после занесени кода аргумента и номера функции с входов данных и команд первого блока 2 преобразовани кода соответственно в сдвиговый регистр 2.1 и регистр 2.2,

Тот же импульс S, пройд через первый управл ющий вход первого блока 2 преобразовани кода на входы элементов ИЛИ 2.6 и 2.7, устанавливает сигнал на их выходах в состо ние логической единицы. То есть в состо ние маркера, по которому фиксируетс начало очередного цикла работы в арифметическом блоке 5.

По фронту сигнала С с первого выхода распределител 1, на тактовый вход которого непрерывно поступают синхроимпульсы С со входа синхронизации устройства, в регистр 3.1 адреса заноситс базовый адрес набора коэффициентов , сформированный в щифраторе 2.3 адреса по значени м аргумента и номера функции, присутствующих на первом и втором его входах, св занных соответственно с выходами сдвигового регистра 2.1 и регистра 2.2.

Тем же сигналом С, открываетс дл чтени первый блок 4.1 пам ти и разрешаетс счетный режим первого счетчика 3.2.

По адресу, определ емому состо нием выходов регистра 3.1 адреса и первого счетчика 3.2 разр дов, разр ды

коэффициента а...- с выхода первого

11„

блока 4.1 пам ти поступают на второй

вход первого умножител 5.1, на первый вход которого приход т одноименные разр ды аргумента с информадаон314

ного выхода первого блока 2 преобразовани кода, в котором знаковый разр д дополнительного кода аргумента по сигналу (N+3)-ro выхода распределител 1 и myльcoв подаетс через элемент И 2.5 и элемент ИЛИ 2.7 на шину отрицательньк цифр аргумента, а остальные разр ды через элемент И 2.4 и элемент ИЛИ 2.6 подаютс на шину положительных цифр аргумента. При этом разр ды аргумента последовательно считьшаютс с выхода старшего разр да сдвигового регистра 2.1, сдвиг информации в котором производитс под действием импульсов С , посту- на его тактовый вход с (N+2)- го выхода распределител 1 импульсов .

Через К тактов работы устройства на втором выходе распределител 1 импульсов по вл етс сигнал С., по которому разрешаетс счетньй режим второго счетчика 3.2 и открываетс второй блок 4.1 пам ти, откуда начинаетс считывание разр дов коэффициента ,).у на второй вход первого сумматора 5.2, на первьй вход которого поступают одноименные разр ды произведени а| X, задержанные на К тактов в первом умножителе 5.1.

Еще через Kj тактов разр ды резуль тата сложени а.,.. + а.. X приход т на первый, вход второго умножител 5.1, на второй вход которого поступают соответствующие разр ды аргумента, задержанные первым элементом 5.3 задержки .

Следующие каскады арифметического блока 5, блока 4 и блока 3 управлени пам тью работают аналогично.

Результаты вычислений поступают на вход второго блока 6 преобразовани кода, причем положительные и отрицательные разр ды результата занос тс в сдвиговые регистры 6.1 и 6.2 соответственно.

Разность положительной и отрицательной 1-разр дных частей результата , сформированна в вычитателе 6.3 в дополнительном двоичном коде, заноситс по стробу , с (N+4)-ro выхода распределител 1 импульсов в регистр 6.4 результата и может быть считана с его выхода в течение сле- дуюших 1 тактов работы устройства в параллельном либо последовательном коде.

11775

Периодичность вычислени значеши функ1ши в режиме конвейерной обработки данных определ етс временем счи- - тывани т-разр дного аргумента из сдвигового регистра данных первого блока 2 преобразовани кода, которое составл ет Т .т, где Т. - период

следовани синхроимпульсов С.

10

Claims

Формула изобретени

1 . Устройство дл вьгчислеш1 функций , содержащее блок запом 1нани коэффициентов , блок управлени пам тью и арифметический блок, состо щий из N умножителей и N сумматоров, причем первый вход первого умножител вл етс входом аргумента арифметического

блока, вход первого коэффициента арифметического блока подключен к первому выходу блока запоминани коэффициентов и вл етс вторым входом первого умножител , первый вход (К+1)-го

умножител (К 1,...,N-1) подключен к выходу К-го сумматора, выхода а-го умножител подключен к первому входу а-го сумматора (а 1,...N), второй вход которого подключен к входу (а+1)го коэффициента арифметического блока и к (а+1)-му выходу блока запоминани коэффициентов, а выход N-ro сумматора вл етс выходом арифметического блока, отличающеес тем, что, с целью ра.сширени области применени за счет вычислени широкого класса функций и возможности использовани операндов, представленных в дополнительном коде, в него введены распределитель импульсов, первый и второй блоки преобразовани кода, причем входы кода аргумента и кода номера функции устройства подключены к соответствующим входам первого блока преобразовани кода, выходы адреса набора коэффициентов и кода аргу-г мента которого подключены соответственно к адресному входу блока управлени пам тью и к входу аргумента арифметического блока, выход которого подключен к информационному входу второго блока преобразовани кода , выход которого вл етс выходом устройства, вход запуска которого подключен к первому управл ющему входу первого блока преобразовани кола и к входу запуска распределител импульсов , выходы с первого по (Ы+1)-й которого подключены к соответствую11р1м

.

514

управл ющим входам блока управлени пам тью и блока запом1 нани коэффициентов , N+2 адресных входа которого подключены к соответствующим выходам блока управлени пам тью, тактовый вход которого вл етс входом синхронизации устройства и подключен к входам синхронизации второго блока преобразовани кода и распределител импульсов, (Ы+2)-й и (М+3)-й выходы которого подключены соответственно к второму и третьему управл юищм входам первого блока преобразовани кода , а (Ы+4)-й выход распределител импульсов подключен к управл ющему входу второго блока преобразовани кода, арифметический блок дополнително содержит N-1 элемент задержки, причем вход первого элемента задержки подключен к входу аргумента арифметического блока, вход каждого последующего элемента задержки подключен к выходу предьщущег-о элемента задержки и к второму входу соответствующего умножител , а выход последнего элемента задержки подключен к второму входу N-ro умножител .
2. Устройство по п. 1, отличающеес тем, что блок управлени пам тью содержит регистр адреса и N+1 счетчиков, входы сброса которых подключены к соответствующим управл ющим входам блока, адресный вход которого подключен к информационному входу регистра адреса, вход записи которого подключен к первому упрвл ющему входу блока, выходы с первого по (Н+1)-й которого вл ютс выходами соответствующих счетчиков, счетные входы которых объединены и подключены к входу синхронизации блока , ()-й выход которого подключен к выходу регистра адреса.
3. Устройство по п, 1, отличающеес тем, что блок запоминани коэффициентов с одержит N+1 блоков пам ти, вход разрешени считывани и вход адреса разр да каждого из которых подключены к соответствующим управл ющим и адресным входам блока, (К+2)-й адресный вход которого подключен к объединенным между собой входам адреса коэффициента каждого блока пам ти, выходы которых

5о

вл ютс соответс.твую1цими выхода «и блока.
4.УстроГгство по п. 1,, отличающеес тем, что первый блок преобразовани кода содержит шифратор адреса, два элемента И, два элемента ИЛИ, сдвиговый регистр аргумента и регистр номера функции, выходы котоРых подключены соответственно к первому и второму входам шифратора адреса , выход которого вл етс адрес- ньм выходом блока, первый управл ющей вход которого подключен к объединенным между собой первым входам первого и второго элементов ИЛИ, выходы которых вл ютс соответственно выходами положительных и отрицательных цифр аргумента и подключены к информационному вькоду блока, второй уп- равл юш11й вход которого подключен к тактовому входу сдвигового регистра аргумента, выход старшего разр да которого подключен к первому входу первого элемента И и пр мому входу второго элемента И, инверсный вход которого подключен к второму входу первого элемента И и вл етс третьим управл ющим входом блока, входы кода

аргумента и кода номера функции блока подключены соответственно к информационным входам сдвигового регистра аргумента и регистра номера функции, а выходы первого и второго элементов И подключены к вторым входам соответствующих элементов ИЛИ.
5.Устройство по п, 1, отличающеес тем, что второй блок преобразовани кода содержит два

сдвиговых регистра, вычитатель и регистр результата, вход записи которого вл етс управл ющим входом блока, вход синхронизации которого подключен к объединенным между собой тактовым входам первого и второго сдвиговых регистров, информационные входы которых вл ютс соответственно шинами положительных и отрицательных цифр результата и подключены к информационному входу блока, выход которого вл етс выходом регистра результата , информационный вход которого подключен к выходу вычитател , первый и второй вхо;;ы которого подключены соответственно к выходам первого и вто

рого слвиговьгх регистроЕ;,

Фиг.1

«ц,, tsj

st:r « c ,;5-t cS

fto )

s ss

2,

-Kj.

-kj -J