SU1636842A1 - Устройство дл вычислени сумм произведений - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах цифровой обработ Ю ки сигналов, в частности в цифровых фильтрах. Цель изобретени  - сокращение погрешности вычислени  при сохранении разр дности сомножитечей. Устройство содержит регистр 1 множимого, регистр 2 множител , умножитель 3, сумматор 4, коммутатор 5, выходной регистр 6, блок 7 управлени , шину 8 данных, шину 9 коэффициентов, входы 10, 11 синхронизации множимого и множител , входы 12, 13, 14 установки, тактировани  и управлени , выход 15 результата, входы 16, 17, 18 установки , тактировани  и управлени  блока 7 и выходы 19, 20 управлени  и тактировани  блока 7. Блок 7 управлени  содержит счетный триггер 21, элементы И 22, 23, элемент ИЛИ 24. 1 з.п. ф-лы, 1 ил. с (О

Description

оо

4

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах цифровой обработки сигналовt в частности в цифровых фильтрах.

Цель изобретени  - сокращение погрешности вычислени  при сохранении разр дности сомножителей,

На чертеже изображена структурна  схема устройства дл  вычислени  сумм произведений.

Устройство содержит регистр 1 множимого , регистр 2 множител , умножи

поступление данных и коэффициентов4 организуетс  внешним устройством так, j что абсолютное значение каждого нового коэффициента больше предыдущего, но меньше последующего. Это/позвол ет добитьс  того, что старший значащий раз- р д коэффициента располагаетс  в старшем разр де (не счита  самого старшего знакового разр да) слова, поступающего по шине 9 коэффициентов в регистр 2 множител ,

Каждый такт вычислени , равный по длительности двум тактам сигнала, пос

тель 3, сумматор 4, коммутатор 5, вы-15 тупающего на вход 13 тактировани  ходной регистр 6, блок 7 управлени , шину 8 данных, шину 9 коэффициентов, входы 10 и 11 синхронизации соответустройства , делитс  на два полутак На прот жении первого полутакта, к да управл ющий сигнал с выхода 19 ка 7 управлени  переводит коммутат 5 в режим коммутации сигнала, пост ющего на разр дные входы второй гр пы входов коммутатора 5 на его вых осуществл етс  собственно операци  ножени  в умножителе 3 очередного ва данных с выхода регистра 1 множ го на соответствующий ему коэффици поступающий с выхода регистра 2 мн тел . Во врем  второго полутакта, да коммутатор 5 пропускает на свой ход сигналы, поступающие на разр д входы первой группы входов, произв дитс  суммирование произведений с хода умножител  3 с уже частично н копленной суммой произведений и за пись новой частично накопленной су мы произведений в выходной регистр В этом случае запись в выходной ре гистр 6 осуществл етс  тактовым им пульсом, проход щим через элементы 22 и ИЛИ 24.

ственно множимого и множител , входы 12-14 соответственно установки, тактировани  и управлени  устройства, выход 15 результата, входы 16-18 соответственно установки, тактировани  и управлени  блока 7 управлени  и выходы 19 и 20 соответственно управлени  и тактировани  блока 7 управлени . Блок 7 управлени  содержит счетный триггер 21, первый 22 и второй 23 элементы И и элемент ИЛИ 24.

Устройство работает следующим образом .

Вначале каждого цикла вычислени  . суммы произведений на вход 12 установки устройства поступает импульс, который обнул ет выходной регистр 6 и триггер 21. Последнее необходимо дл  того, чтобы обеспечить фазировку тактовых сигналов, поступающих на тактовый вход выходного регистра 6. Затем на вход 13 тактировани  устройства начинают поступать тактовые импульсы, причем их частота в два раза выше, чем тактова  частота, поступающа  на входы 10 и 11 синхронизации множимого и множител . В качестве сигналов дл  тактировани  регистров 1 и 2 множимого и множител  при определенных услови х можно использовать сигнал с выхода 19 управлени  блока 7 управлени 

Синхронно с каждым вторым тактовым импульсом, поступающим на вход 13 так тировани  устройства, на шины 8 и 9 данных и коэффициентов поступают из внешнего устройства слова данных и коэффициентов. Причем последовательность их поступлени  такова, что пер выми поступают минимальный по абсолютному значению коэффициент и соответствующее ему слово данных. Последующее

э5 тупающего на вход 13 тактировани 

0

5

0

5

0

0

5

5

устройства, делитс  на два полутакта. На прот жении первого полутакта, когда управл ющий сигнал с выхода 19 блока 7 управлени  переводит коммутатор 5 в режим коммутации сигнала, поступающего на разр дные входы второй группы входов коммутатора 5 на его выход, осуществл етс  собственно операци  умножени  в умножителе 3 очередного слова данных с выхода регистра 1 множимого на соответствующий ему коэффициент, поступающий с выхода регистра 2 множител . Во врем  второго полутакта, когда коммутатор 5 пропускает на свой выход сигналы, поступающие на разр дные входы первой группы входов, производитс  суммирование произведений с выхода умножител  3 с уже частично накопленной суммой произведений и запись новой частично накопленной суммы произведений в выходной регистр 6. В этом случае запись в выходной регистр 6 осуществл етс  тактовым импульсом , проход щим через элементы И 22 и ИЛИ 24.

В случае, если старший значащий разр д вновь поступающего на умножение коэффициента превышает на один разр д положение старшего значащего разр да предыдущего коэффициента, то этот коэффициент все равно подаетс  так, что его старший значащий разр д располагаетс  в старшем значащем разр де слова на шине 9 коэффициентов, т.е. деленный на 2 по отношению к своему значению. Однако при этом на вход 14 управлени  устройства подаетс  единичный потенциал, который совместно с сигналом с инверсного выхода счетного триггера 21 разрешает прохождение тактового сигнала через второй элемент И 23 и элемент ИЛИ 24 в конце первого полутакта. Так как в это врем  коммутатор 5 сигналом с управл ющего выхода 19 блока 7 управлени  переведен в режим коммутации сигнала с второй группы входов, на которую поступает результат, хран щийс  в выходном регистре 6, но со сдвигом на один разр д вправо, то в выходной регистр 6 переписываетс  его же предыдущее значение, сдвинутое вправо на один разр д, т.е. поделенное на два. Таким образом, производитс  выравнивание разр дной сетки суммы произведений по отношению к поступающему на сложение с ней нового произведени . Если место положени  старшего значащего разр да в последовательно поступающих коэффициентах остаетс  неизменным , то на вход 14 управлени  устройства подаетс  нулевой потенциал, который запрещает прохождение тактового сигнала через второй элемент И 23 в первом полутакте вычислени , поэтому информаци  в выходном регистре 6 остаетс  неизменной. В конце цикла вычислени  в выходном регистре 6 формируетс  искома  сумма произведений.

Учитыва , что, в частности, в цифровой фильтрации практически всегда выполн етс  условие различи  местоположени  старшего значащего разр да с р дом сто щих по абсолютной величине коэффициентах не более чем на один разр д, то использование изобретени  практически исключает ошибку накоплени  в сумме произведени . Быстродействие устройства остаетс  прежним , так как врем  распространени  сигнала через умножитель 3 всегда в несколько раз больше, чем врем  распространени  через цепь сумматор 4 - коммутатор 5 - регистр 6.

В случае, если результат вычислени  необходим С -одинарной или двойной точностью, то при сдвиге информации в выходном регистре 6 младший бит слова данных отбрасываетс .

Claims (2)

1. Формула изобретени  1. Устройство дл  вычислени  сумм произведений, содержащее умножитель, сумматор, блок управлени , выходной регистр и регистры множимого и множител , информационные входы которых подключены соответственно к шине данных и шине коэффициентов устройства, а тактовые входы подключены к входам

   0

   5

   0

   синхронизации соответственно множимого и множител  устройства, выходы регистров множимого и множител  подключены к входам умножител , выход которого подключен к первому входу сумматора , второй вход которого соединен с выходом выходного регистра, который  вл етс  выходом устройства, а вход установки выходного регистра подключен к входу установки устройства, о т- личающеес  тем, что, с целью сокращени  погрешности вычислени  при сохранении разр дности сомножителей, в него введен коммутатор, разр дные выходы коммутатора соединены с соответствующими , разр дными входами выходного регистра, разр дные выходы сумматора подключены к разр дным входам первой группы коммутатора, К-е разр дные выходы выходного регистра, кроме младшего М-го (M A+D+P, где А разр дность множимого, D - разр дность множител , Р -количество расшир ющих

   5 со стороны старшего разр дов, ) , подключены к (К-1)-м разр дным входам второй группы коммутатора, первый старший разр дный выход выходного регистра подключен к первому разр дному входу второй группы коммутатора, тактовый , управл ющий и установочный входы устройства подключены соответственно к тактовому, управл ющему и установочному входам блока управлени , управл ющий выход блока управлени  соединен с адресным входом коммутатора, а тактовый выход блока управлени  подключен к тактовому входу выходного регистра .
2. 2. Устройство по п. отличающеес  тем, что блок управлени  содержит первый и второй элементы и, элемент ИЛИ и счетный триггер, причем тактовый вход блока подключен к пер5 вым входам первого и второго элементов И и тактовому входу счетного триггера, вход установки которого соединен с установочным входом блока, а пр мой и инверсный выходы подключены к вторым входам соответственно первого и второго элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого подключен к тактовому выходу блока, управл ющий вход которого соединен с третьим входом второго элемента И.

   0

   5

   0

   0

   5