SU1751748A1

SU1751748A1 - Устройство дл умножени комплексных чисел

Info

Publication number: SU1751748A1
Application number: SU904847476A
Authority: SU
Inventors: Александр Валентинович Дрозд; Евгений Леонидович Полин; Ирина Владимировна Егорова; Юлия Владимировна Дрозд
Original assignee: Одесский Политехнический Институт
Priority date: 1990-07-02
Filing date: 1990-07-02
Publication date: 1992-07-30

Abstract

Устройство относитс к области вычислительной техники и позвол ет перемножать два комплексных числа. Цель изобретени - сокращение аппаратурных затрат - достигаетс за счет использовани только двух блоков умножени . Устройство дл умножени содержит семь регистров 1-7, блок 8 управлени , два коммутатора 9, 10, два блока 12, 13 умножени , два блока 13, 14 сложени и два элемента И 15, 16. Особенностью устройства вл етс отсутствие преобразователей кода при приеме и выдаче данных на входах и вьГходах устройства. Сомножители подаютс на входы устройства в последовательном коде. 2 ил.

Description

ТИ

сл

с

f

VI сл

4 00

Изобретение относитс к вычислительной технике и может быть использовано в цифровых устройствах дл выполнени операции умножени комплексных чисел.

Цель изобретени - сокращение аппаратурных затрат.

На фиг. 1 приведена функциональна схема устройства; на фиг 2 - функциональна схема блока управлени .

Устройство дл умножени (фиг. 1) содержит регистры 1-7, блок 8 управлени , коммутаторы 9 и 10, блоки 11 и 12 умножени , блоки 13 и 14 сложени , элементы И 15 и 16.

Блок управлени (фиг. 2) образуют элемент НЕ 17, триггер 18 и элементы И 19 и 20.

Устройство работает следующим образом ,

В начальный момент времени на вход начальной установки устройства приходит сигнал, устанавливающий устройство в исходное состо ние, т.е. обнул ет все регистры множимого и множител и триггер в блоке 8 управлени .

После начальной установки на входы множимого /5 и множител V устройства параллельно поступают соответственно множимое и множитель, причем сначала их действительные части, а затем мнимые. Под действием тактовых импульсов они продвигаютс по соответствующим цепочкам регистров множимого и множител . Таким образом, в начальный момент времени под действием тактового импульса в первые регистры множимого и множител записываютс действительные части и Vi соответственно множимого и множител . Со следующим тактовым импульсом они продвигаютс во вторые регистры и. т. д., а в первые с этим же тактовым импульсом записываютс мнимые части fa и V2 соответственно множимого и множител

В первом блока 11 умножени перемножаютс сначала действительные, а затем мнимые части множимого и множител .

Одновременно с мнимыми част ми во втором блоке 12 умножени начинают перемножатьс действительна часть Умножител и мнима часть fh, множимого, а в следующем такте - действительна часть Д| множимого и мнима часть V2 множител .

Таким образом, с выхода первого блока 11 умножени на вход первого блока 13 сложени поступают составл ющие действительной части результата V1 и fa V2, с выхода второго блока 12 умножени на вход второго блока 14 сложени поступают составл ющие мнимой части результата

/fc V1 и V2 Через второй коммутатор 10 на выход устройства выдаетс результат в виде последовательности действительной и мнимой частей

Управл ет работой устройства блок 8

управлени , который вырабатывает управл ющие сигналы дл коммутаторов 9 и 10 элементов И 15 и 16

Claims

Формула изобретени

Устройство дл умножени комплексных чисел, содержащее первый и второй блоки умножени , первый и второй блоки сложени и с первого по шестой регистры, входы разрешени записи которых соединены с тактовым входом устройства, вход начальной установки которого соединен с входами сброса первого, второго третьего и четвертого регистров, выходы первого и второго блоков умножени соединены соответственно с первыми входами первого и второго блоков сложени , отличающее- с тем, что, с целью сокращени аппаратурных затрат, в него введены седьмой регистр, два коммутатора, блок управлени и два

элемента И, выходы которых соединены соответственно с вторыми входами первого и второго блоков сложени , вход множимого устройства соединен с информационным входом первого регистра, выход которого

соединен с информационным входом второго регистра, первым информационным входом первого коммутатора и первым входом первого блока умножени , второй вход которого соединен с выходом третьего регистра и информационным входом четвертого регистра, выход которого соединен с первым входом второго блока умножени , второй вход которого соединен с выходом первого коммутатора, управл ющий вход

которого соединен с первым выходом блока управлени , управл ющим входом второго коммутатора и первым входом первого элемента И, второй вход которого соединен с выходом п того регистра, информационный

вход которого соединен с инверсным выходом первого блока сложени и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом второго блока

сложени и информационным входом шестого регистра, выход которого соединен с первым входом второго элемента И. входы сброса п того и шестого регистров соединены соответственно с вторым и третьим выходами блока управлени , четвертый выход которого соединен с вторым входом второго элемента И, выход второго коммутатора соединен с выходом результата устройства, тактовый вход которого соединен с тактовым входом блока управлени и входом разрешени записи седьмого регистра, вход начальной установки устройства соединен с входами сброса блока управлени и седьмого регистра, информационный вход и выход 5 соединен с входом множител устройства

лп Г

17

которого соединены соответственно с выходом второго регистра и вторым информационным входом первого коммутатора, информационный вход третьего регистра

19

3

о-

20

Фиг. 2