RU2562411C1 - Устройство для вычисления модуля комплексного числа - Google Patents
Устройство для вычисления модуля комплексного числа Download PDFInfo
- Publication number
- RU2562411C1 RU2562411C1 RU2014150125/08A RU2014150125A RU2562411C1 RU 2562411 C1 RU2562411 C1 RU 2562411C1 RU 2014150125/08 A RU2014150125/08 A RU 2014150125/08A RU 2014150125 A RU2014150125 A RU 2014150125A RU 2562411 C1 RU2562411 C1 RU 2562411C1
- Authority
- RU
- Russia
- Prior art keywords
- switches
- outputs
- inputs
- complex number
- argument
- Prior art date
Links
Images
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Технический результат заключается в повышении быстродействия устройства при вычислении модуля комплексного числа при уменьшении аппаратурных затрат и при неснижении точности вычисления. Технический результат достигается за счет устройства, которое содержит регистры аргумента, две схемы сравнения, коммутаторы и сумматор. В устройство дополнительно введены схема сравнения и два коммутатора, управляющие входы которых связаны с выходами обеих схем сравнения. 2 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.
Известны устройства для вычисления модуля комплексного числа [А.с. 1001085 СССР. Устройство для вычисления модуля комплексного числа, 1983 г.], а также [А.с. 1508206 A1 СССР. Устройство для вычисления модуля комплексного числа, 1989 г.].
Недостатком обоих устройств является большое количество аппаратуры (электронных компонентов).
Наиболее близким по технической сущности является устройство для вычисления модуля комплексного числа [А.с. 1693599 A1 СССР. Устройство для вычисления модуля комплексного числа. 1991 г.].
Оно содержит два регистра аргумента, три сумматора и первый коммутатор, причем n-разрядный выход первого регистра аргумента соединен с n-разрядными входами первых слагаемых первого и второго сумматоров, выходы n-2 старших разрядов первого регистра аргумента соединены с n-2 младшими разрядами входа первого слагаемого третьего сумматора, n-разрядные прямые и инверсные выходы второго регистра аргумента соединены с входами вторых слагаемых, соответственно, третьего и второго сумматоров, выходы n-2 старших разрядов прямого выхода второго регистра аргумента соединены с n-2 младшими разрядами второго слагаемого первого сумматора, выходы первого и третьего сумматоров соединены, соответственно, с первым и вторым информационными входами первого коммутатора, кроме того, дополнительно устройство содержит пять коммутаторов, схему сравнения, буферный регистр, пять триггеров, логические схемы НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ и блок управления.
Недостатками этого устройства являются большие аппаратурные затраты и малое быстродействие (результат его работы проявляется за несколько тактов).
Задачей настоящего изобретения является повышение технической эффективности.
Технический результат настоящего изобретения - повышенное быстродействие устройства при вычислении модуля комплексного числа при уменьшении аппаратурных затрат и при неснижении точности вычисления.
Поставленная задача решена предложенным устройством для вычисления модуля комплексного числа, который содержит первый и второй регистры аргумента, первый, второй, третий и четвертый коммутаторы, первую и вторую схему сравнения, сумматор, при этом информационные выходы первого и второго регистров аргумента соединены с информационными входами первой, а через одноименные коммутаторы также и со входами второй схемы сравнения, прямой и инверсный выходы первой схемы сравнения связаны с управляющими входами первого и второго коммутаторов соответственно, кроме того, информационные выходы первого и второго регистра аргумента связаны также с информационными входами третьего и четвертого коммутаторов соответственно, чьи управляющие входы связаны с выходами первой и второй схемы сравнения, а выходы связаны со входами сумматора, выход которого является выходом устройства.
Введение дополнительно второй схемы сравнения, причем, как и первой - в виде комбинационных схем, позволило резко сократить время вычисления, а также уменьшить объем оборудования без снижения точности вычисления модуля комплексного числа. Это является новым техническим решением в технике цифрового функционального преобразования, поскольку результаты проведенного заявителем анализа аналогов и прототипа не позволили выявить признаки, тождественные всем существенным признакам данного изобретения.
Предложенное устройство имеет изобретательский уровень, так как из опубликованных научных данных и существующих технических решений явным образом не следует, что заявляемая совокупность блоков, узлов и связей между ними позволяет сократить время вычисления и уменьшить объем оборудования (микросхемы).
Предложенное устройство для вычисления модуля комплексного числа промышленно применимо, поскольку его техническая реализация возможна с использованием типовых элементов микроэлектронной техники (интегральные логические схемы).
Сущность изобретения заключается в реализации вычисления модуля комплексного числа по следующей формуле:
где M - значение модуля комплексного числа, Re - значение действительной части, Im - значение мнимой части.
На фиг. 1 приведена структурная схема устройства для вычисления
модуля комплексного числа, на фиг. 2 - функциональные схемы первой и второй схем сравнения. На ней буквами X и Y обозначены
(или
) и
(или
) соответственно. Кроме того, A
и B помечены выходы первой и второй схем сравнения соответственно.
Заявленное устройство содержит первый 1 и второй 2 регистры аргумента, первый 3, второй 4, третий 5 и четвертый 6 коммутаторы, первую 7 и вторую 8 схемы сравнения и сумматор 9, причем блоки 7, 8 и 9 - комбинационного типа, 10, 11 - входные n-разрядные, а 12 - выходный n-разрядный выход.
Для повышения быстродействия устройства используются дополнительная вторая схема сравнения, причем как первая, так и вторая - комбинационного типа (а не с помощью сумматоров, как у прототипа).
При этом первая и вторая схемы сравнения построены по регулярному принципу: каждый разряд схемы сравнения использует три логические схемы И и "монтажное" ИЛИ.
При этом информационные выходы первого 1 регистра аргумента соединены с информационными входами первой 7, а через первый 3 и третий 5 коммутаторы - со второй 8 схемами сравнения, а информационные выходы второго 2 регистра аргумента связаны с информационными входами первой 7, а через второй 4 коммутатор - со второй 8 схемами сравнения. Информационные выходы регистров 1 и 2 аргументов также связаны с информационными входами третьего 5 и четвертого 6 коммутаторов соответственно, выходы которых соединены со входами сумматора 9 комбинационного типа.
Управляющие входы первого 3 и второго 4 коммутаторов связаны с выходами первой 7 схемы сравнения, а управляющие входы A, B третьего 5 и четвертого 6 коммутаторов связаны с выходом A первой 7 и выходом В второй 8 схем сравнения. Первый 3 и второй 4 коммутаторы пропускают входное двоичное число с арифметическим сдвигом на 1 разряд в сторону младших разрядов, либо без сдвига в зависимости от значения сигналов A и
, получаемых с выхода первой схемы сравнения. A третий 5 и четвертый 6 коммутаторы пропускают либо с арифметическим сдвигом на 1 разряд, либо - 2 разряда в сторону младших разрядов, либо без сдвига в зависимости от сочетания сигналов A и B, получаемых на выходах первой 7 и второй 8 схем сравнения.
Для каждого коммутатора приводятся таблицы сдвигов (см. далее), которые обеспечены монтажным способом.
Достоверность достижения поставленной цели изобретения - повышение технической эффективности устройства - подтверждается математическими расчетами реального быстродействия и потребного количества аппаратурного оборудования, так как в нем используются функциональные устройства комбинационного типа, то есть срабатывающие за один такт времени.
Устройство работает следующим образом. Как только в регистрах 1, 2 аргумента окажутся мантиссы действительной Re и мнимой Im частей комплексного числа в прямом двоичном коде, n разрядов мантисс каждой части поступают на первую 7 схему сравнения. На ее выходе появляется сигнал A в виде высокого уровня напряжения, соответствующего "1", и сигнал
в виде низкого уровня напряжения, соответствующий "0", если
. Если
, значения A и
меняются на противоположные, т.е. A=0,
.
Один из сигналов A или
, равный "1", арифметически сдвигает через один из коммутаторов 3 или 4 содержимое большей части (
или
) на один разряд в сторону младших разрядов, т.е. уменьшает в два раза и подает на один из входов второй 8 схемы сравнения. Меньшая же часть (
или
) проходит через другой коммутатор из пары 3 или 4 без сдвига на другой вход второй 8 схемы сравнения. На ее выходе появляется сигнал B, равный "1", если
, и "0", если
, или такие же сигналы если
или
.
Сигналы A и B в виде сочетаний "0" и "1" поступают на управляющие входы третьего 5 и четвертого 6 коммутаторов, на информационные входы которых поступают n разрядов мантисс в прямом двоичном коде чисел
или
, соответственно 5, 6. Коммутаторы передают эти числа с арифметическим сдвигом на один, два разряда в сторону младших разрядов или без сдвига, причем, каждый по своему правилу в зависимости от значений A и B, в соответствии с таблицами.
На выходе сумматора 9 появляется n-разрядный двоичный код результата - модуль комплексного числа.
Благодаря использованию функциональных логических схем комбинационного типа результат появляется в одном такте, т.е. спустя время переходных процессов в высокоскоростных микросхемах.
Claims (1)
- Устройство для вычисления модуля комплексного числа, содержащее первый и второй регистры аргумента, первый и второй коммутаторы, сумматор, первую схему сравнения, причем n-разрядные выходы первого и второго регистров аргументов связаны с информационными входами первого и второго коммутаторов соответственно, а также с двумя входами первой схемы сравнения, выходы которой связаны с управляющими входами первого и второго коммутаторов, отличающееся тем, что в него дополнительно введены третий и четвертый коммутаторы, вторая схема сравнения, первый и второй входы которой связаны с выходами первого и второго коммутаторов соответственно, а выходы первого и второго регистров аргумента соединены с информационными входами третьего и четвертого коммутаторов соответственно, чьи управляющие входы связаны с выходами первой и второй схем сравнения, кроме того, выходы третьего и четвертого коммутаторов связаны со входами сумматора, выход которого является выходом устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014150125/08A RU2562411C1 (ru) | 2014-12-10 | 2014-12-10 | Устройство для вычисления модуля комплексного числа |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2014150125/08A RU2562411C1 (ru) | 2014-12-10 | 2014-12-10 | Устройство для вычисления модуля комплексного числа |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2562411C1 true RU2562411C1 (ru) | 2015-09-10 |
Family
ID=54073646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2014150125/08A RU2562411C1 (ru) | 2014-12-10 | 2014-12-10 | Устройство для вычисления модуля комплексного числа |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2562411C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2766990C1 (ru) * | 2021-04-13 | 2022-03-16 | Акционерное общество "Научно-производственное объединение "Правдинский радиозавод" (АО "НПО "ПРЗ") | Устройство для вычисления модуля комплексного числа |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU169599A1 (ru) * | Электрически управляемый свч-аттенюатор на германиевой пластинке | |||
SU1751748A1 (ru) * | 1990-07-02 | 1992-07-30 | Одесский Политехнический Институт | Устройство дл умножени комплексных чисел |
US5450553A (en) * | 1990-06-15 | 1995-09-12 | Kabushiki Kaisha Toshiba | Digital signal processor including address generation by execute/stop instruction designated |
RU2139564C1 (ru) * | 1995-08-31 | 1999-10-10 | Интел Корпорейшн | Устройство для выполнения операций умножения-сложения с упакованными данными |
RU2306595C1 (ru) * | 2006-02-13 | 2007-09-20 | Государственное образовательное учреждение высшего профессионального образования "Таганрогский государственный радиотехнический университет" (ТРТУ) | Устройство вычисления сумм произведений |
-
2014
- 2014-12-10 RU RU2014150125/08A patent/RU2562411C1/ru not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU169599A1 (ru) * | Электрически управляемый свч-аттенюатор на германиевой пластинке | |||
US5450553A (en) * | 1990-06-15 | 1995-09-12 | Kabushiki Kaisha Toshiba | Digital signal processor including address generation by execute/stop instruction designated |
SU1751748A1 (ru) * | 1990-07-02 | 1992-07-30 | Одесский Политехнический Институт | Устройство дл умножени комплексных чисел |
RU2139564C1 (ru) * | 1995-08-31 | 1999-10-10 | Интел Корпорейшн | Устройство для выполнения операций умножения-сложения с упакованными данными |
RU2306595C1 (ru) * | 2006-02-13 | 2007-09-20 | Государственное образовательное учреждение высшего профессионального образования "Таганрогский государственный радиотехнический университет" (ТРТУ) | Устройство вычисления сумм произведений |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2766990C1 (ru) * | 2021-04-13 | 2022-03-16 | Акционерное общество "Научно-производственное объединение "Правдинский радиозавод" (АО "НПО "ПРЗ") | Устройство для вычисления модуля комплексного числа |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102722352B (zh) | 一种Booth乘法器 | |
Tenca et al. | High-radix design of a scalable modular multiplier | |
US20180329681A1 (en) | Quick operation device for nonlinear function, and method therefor | |
EP3447634A1 (en) | Non-linear function computing device and method | |
US9146707B2 (en) | Generating a fast 3x multiplicand term for radix-8 booth multiplication | |
JP5640081B2 (ja) | 飽和を伴う整数乗算および乗算加算演算 | |
CN101371221B (zh) | 预饱和固定点乘法器 | |
JP4883251B1 (ja) | 半導体集積回路及び指数算出方法 | |
RU2562411C1 (ru) | Устройство для вычисления модуля комплексного числа | |
US11714604B2 (en) | Device and method for binary flag determination | |
Umapathi et al. | A Comprehensive Survey on Distinctive Implementations of Carry Select Adder | |
RU2696223C1 (ru) | Арифметико-логическое устройство для формирования остатка по произвольному модулю от числа | |
US7024439B2 (en) | Leading Zero Anticipatory (LZA) algorithm and logic for high speed arithmetic units | |
JPH0346024A (ja) | 浮動小数点演算器 | |
CN109977701B (zh) | 一种定浮点运算装置 | |
RU2618188C1 (ru) | Устройство для вычисления модуля комплексного числа | |
US9032009B2 (en) | Multiplier circuit | |
US9804998B2 (en) | Unified computation systems and methods for iterative multiplication and division, efficient overflow detection systems and methods for integer division, and tree-based addition systems and methods for single-cycle multiplication | |
Chandu et al. | Design and implementation of high efficiency square root circuit using Vedic mathematics | |
RU2625528C1 (ru) | Арифметическое устройство | |
Sokolov et al. | Self-timed fused multiply-add unit performance improvement | |
RU2633142C1 (ru) | Устройство для вычисления функции √x2 + y2 | |
Bhatia et al. | An efficient MAC unit with low area consumption | |
RU2642385C1 (ru) | Устройство для вычисления функции arctg y/x | |
Ravi et al. | Analysis and study of different multipliers to design floating point MAC units for digital signal processing applications |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20161211 |