CN102722352B - 一种Booth乘法器 - Google Patents

Abstract

本发明公开了一种Booth乘法器，包括Booth编码电路，Booth编码，用于对二进制乘数B进行编码，得到信号X₁,X₂,Neg；Booth解码电路，用于将信号X₁,X₂,Neg结合二进制被乘数A生成部分积项；压缩器，用于将对解码电路产生的多个部分积项进行累加操作，得到两个累加值；进位保留加法器，用于对多个部分积项经过压缩器后得到的两个累加值进行进位保留的相加操作，得到最终乘积结果。本发明采用混合型Wallace-Tree结构，并插入流水线，进一步提高运算速度。与现有技术相比，本发明从速度和面积上进行了综合考虑，能达到很好的效果，同时能耗低，计算结果准确。

Description

一种Booth乘法器

技术领域

本发明涉及乘法器，特别涉及一种Booth乘法器。

背景技术

随着计算机和信息技术的快速发展，人们对器件处理速度和性能的要求越来越高，在高速数字信号处理器(DSP)、微处理器和RISC等各类芯片中，乘法器是必不可少的算术逻辑单元，且往往处于关键延时路径中，它完成一次乘法操作的周期基本上决定了微处理器的主频，因此高性能的乘法器是现代微处理器及高速数字信号处理中的重要部件。目前乘法器设计方法主要有4种，分别为：并行乘法器、移位相加乘法器、查找表乘法器、加法树乘法器。其中，并行乘法器易于实现，运算速度快，但耗用资源多，尤其是当乘法运算位数较宽时，耗用资源会很庞大；移位相加乘法器设计思路是通过逐项移位相加实现，其耗用器件少，但耗时钟，速度慢；查找表乘法器将乘积直接放在存储器中，将操作数作为地址访问存储器，得到的输出数据就是乘法结果，该方法的速度只局限于存储器的存储速度，但随乘数的位数增加，存储器的空间会急剧增加，该方法不适合位数高的乘法操作；加法树乘法器采用流水线结构，能在一个时钟完成两数相乘，但当乘数的位数增加，流水线的级数增多，导致会使用很多寄存器，增加器件的耗用。

乘法器运算涉及两个部分：部分积的产生和部分积的累加；由此可知提高乘法速度的途径有：1)减少部分积的数目，2)加快部分积累加速度。Booth编码能减少部分积的数目，从而使基于Booth编码的乘法器能达到更快的运算速度。目前已经有几类Booth编码方案，这些编解码方案能很好地实现减少部分积的功能，但是都未曾从速度、功耗以及占用资源的角度综合考虑。

发明内容

为了克服现有技术的上述缺点与不足，本发明的目的在于提供一种Booth乘法器，采用的Booth编码及解码电路，电路简单，占用晶体管数目少，生成的部分积项数目较少，提高了乘法器的运行速度。

本发明的目的通过以下技术方案实现：

一种Booth乘法器，包括

Booth编码电路，用于对二进制乘数B进行编码；所述编码过程如下：设乘数B为n比特，当B为奇数时，B＝B_nB_n-1B_n-2…B₂B₁B₀，令B_n＝0；当B为偶数时，B＝B_n-1B_n-2…B₂B₁B₀，B_i∈{0,1},i＝0,1,..,n-1；以B_2i'+1B_2i'B_2i'-1为一组，对乘数B进行Booth编码，得到信号X₁,X₂,Neg；其中i',＝0,1,…,[n/2]，令B_-1＝0，X₁＝B_2i'+1⊕B_2i'，X₂＝B_2i'⊕B_2i'-1，Neg＝B_2i'+1；

Booth解码电路，用于将信号X₁,X₂,Neg结合二进制被乘数A生成部分积项；所述生成部分积过程如下：设被乘数A为m比特，A＝A_m-1A_m-2…A₂A₁A₀，设PP_kj为第k个部分积项中的第j位，j＝0,1,…m，则 ${\mathrm{PP}}_{\mathrm{kj}}=X_2(A_j\⊕\mathrm{Neg})+{\stackrel{\‾}{X}}_2[X_1(A_{j-1}\⊕\mathrm{Neg})+{\stackrel{\‾}{X}}_1\mathrm{Neg}];$

压缩器，用于将对解码电路产生的多个部分积项进行累加操作，得到两个累加值；

进位保留加法器，用于对多个部分积项经过压缩器后得到的两个累加值进行进位保留的相加操作，得到最终乘积结果。

所述累加操作采用混合型Wallace-Tree结构。

所述混合型Wallace-Tree结构中插入多级流水线。

所述Booth乘法器还包括乘数及被乘数判断模块，用于判断乘数、被乘数是否为零；若乘数、被乘数中至少有一个为零，则关闭Booth编码电路、Booth解码电路、压缩器及进位保留加法器。

所述压缩器包括3-2压缩器、4-2压缩器和5-2压缩器。

与现有技术相比，本发明具有以下优点和技术效果：

(1)本发明的采用的Booth编码及解码电路，电路简单，占用晶体管数目少，生成的部分积项数目较少，提高了乘法器的运行速度，在速度和面积综合考虑，都有较好的性能；

(2)本发明采用了混合压缩器的Wallace-Tree结构对产生的各个部分积项进行累加操作，并在树中引入了多级流水线结构，解决了传统Wallace-Tree采用单一的3-2压缩器或者4-2压缩器产生的问题：当被乘数位数N偏大时，会导致树的层数偏多，造成关键路径很长，降低整个乘法器的运行速度。采用混合型Wallace-Tree结构，可以降低整个乘法器的功耗，而引入流水线可以进一步提高乘法器的计算速度；

(3)本发明的乘法器引入乘数及被乘数判断模块(可称为0通道)，当检测到被乘数或乘数为0时，可以关闭基于Booth算法和Wallace-Tree部分积项累加的电路，降低功耗的同时获得准确的结果。

(4)本发明的乘法器不只适用于浮点乘法器，还可以直接用于高位数的二进制乘法器。

附图说明

图1为IEEE754-1985/2008标准中单精度浮点数二进制的表示。

图2为二进制单精度浮点数x₁和x₂的浮点格式表示。

图3为实施例1的Booth乘法器的原理框图。

图4为实施例1对乘数B的编码过程示意图。

图5为实施例1的Booth编码电路。

图6为实施例1的Booth解码电路。

图7为实施例1的压缩器采用的混合型Wallace-Tree结构示意图。

图8为传统的压缩器采用的Wallace-Tree结构示意图。

图9为实施例2的Booth解码电路。

具体实施方式

下面结合实施例及附图，对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例1

根据IEEE 754-1985/2008标准，二进制浮点数v可以用三个参数来表示，即符号S、尾数F和阶码(也称指数)E，其表示形式为:

v＝(-1)^S·2^E-bias·1.F    (1)

其中符号位S∈{0,1}，当S取0时，表示该浮点数是非负数，取1时对应的是负数，其二进制表示如图1所示。对于二进制单精度浮点数x₁和x₂，它们的二进制浮点格式如图2所示，其中bias＝2⁸-1＝127,v＝(-1)^s·2^E-127×1.F；它们的乘积如式(2)所示。

$x_1\·x_2={(-1)}^{s_1+s_2}\×2^{{\mathrm{\θ}}_1+{\mathrm{\θ}}_2-127}\×[1.f_1\×1.f_2]---\left(2\right)$

其中 $x_1\·={(-1)}^{s_1}\×2^{{\mathrm{\θ}}_1-127}\×1.f_1,x_2={(-1)}^{s_2}\×2^{{\mathrm{\θ}}_2-127}\×1.f_2$

从式(2)来看，浮点乘法难点在于1.f₁×1.f₂的计算，对应为多位二进制的乘法运算。假定多位二进制数A＝A_m-1A_m-2…A₂A₁A₀，B＝B_n-1B_n-2…B₂B₁B₀，它们的二进制乘法运算如式(3)所示，其中P_i为部分积。

$D=A\·B=B\·\underset{i=0}{\overset{m-1}{\mathrm{\Σ}}}{A}_i\×B\×2^i=\underset{i=0}{\overset{m-1}{\mathrm{\Σ}}}{P}_i\×2^i---\left(3\right)$

从式(3)二进制乘法运算可以看出，乘法器运算涉及两个部分：部分积的产生和部分积的累加；由此可知提高乘法速度的途径有：1)减少部分积的数目，2)加快部分积累加速度。

基于上述设计思路，本实施例设计的Booth乘法器如图3所示，包括

(1)Booth编码电路，用于对二进制乘数B进行编码；所述编码过程如下：设乘数B为n比特，当B为奇数时，B＝B_nB_n-1B_n-2…B₂B₁B₀，令B_n＝0，当B为偶数时，B＝B_n-1B_n-2…B₂B₁B₀，B_i∈{0,1},i＝0,1,..,n-1；以B_2i'+1B_2i'B_2i'-1为一组，对乘数B进行Booth编码，得到信号X₁,X₂,Neg；其中i'＝0,1,…,[n/2]，令B_-1＝0，X₁＝B_2i'+1⊕B_2i'，X₂＝B_2i'⊕B_2i'-1，Neg＝B_2i'+1；对乘数B的编码过程见图4。

表1列出了本实施例中使用到的Booth编解码真值表，在此真值表中，i'＝0,1,…,[n/2]，val表示根据B_2i'+1B_2i'B_2i'-1编码得到的值。本实施例采用Radix-4形式的Booth算法，从B_2i'+1B_2i'B_2i'-1到val的编码方式是固定的。Neg是对val进行的编码：

$\mathrm{Neg}=\left\{\begin{array}{cc}0,& \mathrm{val}=+\mathrm{0,1,2}\\ 1,& \mathrm{val}=-0,-1,-2\end{array}\right.---\left(4\right)$

图5为本实施例的Booth编码电路。

表1：本实施例采用的Booth编解码真值表

B'B'B'2i+12i2i-1	Val	Neg	X	Z	X1	X2
							000	+0	0	0	1	0	0
001	+1	0	0	0	0	1
							010	+1	0	0	0	1	1
011	+2	0	1	0	1	0

100	-2	1	1	0	1	0
							101	-1	1	0	0	1	1
110	-1	1	0	0	0	1
							111	-0	1	0	1	0	0

(2)Booth解码电路，用于将信号X₁,X₂,Neg结合二进制被乘数A生成部分积项；所述生成部分积过程如下：设被乘数A为m比特，A＝A_m-1A_m-2…A₂A₁A₀，设PP_kj为第k个部分积项中的第j位，j＝0,1,…m，则 ${\mathrm{PP}}_{\mathrm{kj}}=X_2(A_j\⊕\mathrm{Neg})+{\stackrel{\‾}{X}}_2[X_1(A_{j-1}\⊕\mathrm{Neg})+{\stackrel{\‾}{X}}_1\mathrm{Neg}];$

其中PP_kj的推导过程如下：

由于Radix-4 Booth算法产生部分积项的过程中，针对val＝±2会产生移位，这里用X来标记移位。同样地，val＝±0时，只需直接复制被乘数或者对被乘数进行求反操作来产生部分积项，用Z来标记此操作。

$\begin{array}{c}{\mathrm{PP}}_{\mathrm{kj}}=Z\·\mathrm{Neg}+\stackrel{\‾}{Z}[X(A_{j-1}\⊕\mathrm{Neg})+\stackrel{\‾}{X}(A_j\⊕\mathrm{Neg})]\\ =Z\·\mathrm{Neg}+\stackrel{\‾}{Z}X(A_{j-1}\⊕\mathrm{Neg})+\stackrel{\‾}{Z}\stackrel{\‾}{X}(A_j\⊕\mathrm{Neg})\end{array}---\left(5\right)$

令：X₁＝B_2i'+1⊕B_2i′，X₂＝B_2i'⊕B_2i'-1

则： $\begin{array}{c}X=(B_{{2i}^{\′}+1}\⊕B_{2i})\left(B_{{2i}^{\′}}\mathrm{\Θ}{B}_{{2i}^{\′}-1}\right)=X_1\·{\stackrel{\‾}{X}}_1,Z=\left(B_{{2i}^{\′}+1}\mathrm{\Θ}{B}_{{2i}^{\′}}\right)\left(B_{{2i}^{\′}}\mathrm{\Θ}{B}_{{2i}^{\′}-1}\right)={\stackrel{\‾}{X}}_1{\stackrel{\‾}{X}}_2\\ \⇒{\mathrm{PP}}_{\mathrm{kj}}=X_2(A_j\⊕\mathrm{Neg})+{\stackrel{\‾}{X}}_2[X_1(A_{j-1}\⊕\mathrm{Neg})+{\stackrel{\‾}{X}}_1\mathrm{Neg}]\end{array}---\left(6\right)$

图6是本实施例产生PP_kj的解码电路(注：电路中的端口PP_ij对应式(5)中的PP_kj)。

(3)压缩器，用于将对解码电路产生的多个部分积项进行累加操作，得到两个累加值。

本实施例的压缩器采用混合型Wallace-Tree结构，并采用了多级流水线的Wallace-Tree形式。图7为混合型Wallace-Tree结构(即压缩器包括3-2压缩器、5:2压缩器及4:2压缩器)，依据前馈割集理论在树层结构中引入延时单元，进行流水操作，以截短关键路径的长度，提高乘法器的运算速度。其中虚线表示插入流水线的位置。

图8为传统的采用3：2压缩器构成的Wallace-Tree，对比可知，本实施例采用混合型Wallace-Tree结构，使树的层数减少了2。图7及图8以24-bit×24-bit位乘法器为例。

(4)进位保留加法器，用于对多个部分积项经过压缩器后得到的两个累加值进行进位保留的相加操作，得到最终乘积结果。

实施例2

本实施例的Booth乘法器，除了Booth解码电路采用图9所示的Booth解码电路外，其余特征均与实施例1同。在本实例中，采用的解码电路(图9所示)是按照式(6)进行实现的，与实例1中不同之处在于，在代码实现过程中，没有对式(6)进行变换。

实施例3

本实施例的Booth乘法器，除了增加了乘数及被乘数判断模块，其余特征均与实施例1同。所述乘数及被乘数判断模块用于判断乘数、被乘数是否为零；若乘数、被乘数中至少有一个为零，则关闭Booth编码电路、Booth解码电路、压缩器及进位保留加法器。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (5)

1.一种Booth乘法器，其特征在于，包括

Booth编码电路，用于对二进制乘数B进行编码；所述编码过程如下：设乘数B为n比特，当B为奇数时，B＝B_nB_n-1B_n-2…B₂B₁B₀，令B_n＝0，当B为偶数时，B＝B_n-1B_n-2…B₂B₁B₀，B_i∈{0,1},i＝0,1,..,n-1；以B_2i'+1B_2i'B_2i'-1为一组，对乘数B进行Booth编码，得到信号X₁,X₂,Neg；其中i'＝0,1,…,[n/2]，令B_-1＝0，X₁＝B_2i'+1⊕B_2i'，X₂＝B_2i'⊕B_2i'-1，Neg＝B_2i'+1；

Booth解码电路，用于将信号X₁,X₂,Neg结合二进制被乘数A生成部分积项；所述生成部分积过程如下：设被乘数A为m比特，A＝A_m-1A_m-2…A₂A₁A₀，设PP_kj为第k个部分积项中的第j位，j＝0,1,…m，则 

压缩器，用于将对解码电路产生的多个部分积项进行累加操作，得到两个累加值；

进位保留加法器，用于对多个部分积项经过压缩器后得到的两个累加值进行进位保留的相加操作，得到最终乘积结果。

2.根据权利要求1所述的Booth乘法器，其特征在于，所述累加操作采用混合型Wallace-Tree结构。

3.根据权利要求2所述的Booth乘法器，其特征在于，所述混合型Wallace-Tree结构中插入多级流水线。

4.根据权利要求1所述的Booth乘法器，其特征在于，还包括乘数及被乘数判断模块，用于判断乘数、被乘数是否为零；若乘数、被乘数中至少有一个为零，则关闭Booth编码电路、Booth解码电路、压缩器及进位保留加法器。

5.根据权利要求1或2或3所述的Booth乘法器，其特征在于，所述压缩器包括3-2压缩器、4-2压缩器和5-2压缩器。