CN112764712B - 一种高性能近似Booth乘法器及计算方法 - Google Patents

Abstract

本发明提出了一种高性能近似Booth乘法器及计算方法，该近似Booth乘法器包括：部分积生成模块、近似压缩树模块和进位加法器模块；部分积生成模块是由Booth编码器构成，乘数的每相邻三位与被乘数的每一位通过Booth编码器编码得到对应的部分积；近似压缩树模块包括精确化简单元和近似化简单元，精确化简单元用于部分积压缩树的高有效位，近似化简单元用于部分积压缩树的低有效位；进位加法器模块用于化简近似压缩树模块输出信号得到所求的二进制结果。本发明的精确度相对较高，同时本发明在面积、延时和功耗方面极大地节省Booth乘法器的硬件开销。

Description

一种高性能近似Booth乘法器及计算方法

技术领域

本发明属于集成电路技术领域，具体的说是一种高性能近似Booth乘法器及计算方法。

背景技术

近年来我国大力投资发展集成电路相关产业，社会各界人士主动了解相关时事，大多数人对集成电路有一个简单的基本认知，同时也了解到当今我国集成电路相关产业的薄弱。集成电路作为现阶段多媒体、计算机技术、通信技术的核心之一，因此其研究潜力巨大，是一项当之无愧的高成长性技术。

集成电路的发展自第一块硅集成电路出世至今，后摩尔时代到来，半导体工艺迅速发展，如今集成电路的特征尺寸仅为7nm，等比例缩小定律逐渐走向终点，通过减小特征尺寸来提升集成电路性能更加困难。同时，物联网的迅速发展，大数据时代来临，大规模数据处理转移至云端。一些应用中大规模数据的处理已经由精确计算转变为有效处理，大部分情况下这类应用仅需要一个足够好的计算结果，能够满足用户需要即可。紧接着边缘计算技术得到突破，又使得数据处理更靠近用户，信息交流更为快捷，减少云端计算负荷的同时也带了一个问题：边缘计算的终端设备供电限制。由于边缘计算的终端大多数为移动设备，其供电受到限制，因此设备的功耗问题尤为突出。

发明内容

本发明是为了解决上述现有技术存在的不足之处，提出一种高性能近似Booth乘法器及计算方法，以期能在降低近似Booth乘法器的功耗开销和面积开销的同时明显提高精确度。

本发明为达到上述发明目的，采用如下技术方案：

本发明一种高性能近似Booth乘法器的特点包括：部分积生成模块、近似压缩树模块和进位加法器模块；

所述部分积生成模块是由Booth编码器构成的，并用于将n位乘数的每相邻三位与n位被乘数的每一位进行编码操作后得到n×n/2个部分积，所述n×n/2个部分积按照n/2行、2n-1列的约简树进行排列，得到部分积约简树；

所述近似压缩树模块包括精确化简单元和近似化简单元；

所述精确化简单元利用精确4-2压缩器和全加器对所述部分积约简树中最高有效位的n+1列的部分积进行化简操作，得到相对应的精确化简结果；

所述近似化简单元利用近似4-2压缩器和或门对所述部分积约简树中最低有效位的n-2列的部分积进行化简操作，得到相对应的近似化简结果；

所述进位加法器模块是由n+1个全加器和2个半加器组成，并用于对所述精确化简结果和所述近似化简结果进行化简操作，从而得到所求的二进制乘积结果。

本发明所述的高性能近似Booth乘法器的特点也在于：

所述近似Booth编码器是由2个反相器、5个二输入的与门以及1个三输入的或门组成，并依次为：第一反相器、第二反相器，二输入的第一与门、第二与门、第三与门、第四与门和第五与门以及三输入的第一或门；

所述近似Booth编码器的第一输入端是由第一与门的第一输入端、第三与门的第二输入端和第二反相器的输入端相互连接而成的；

所述近似Booth编码器的第二输入端是由第一反相器的输入端和第五与门的第一输入端相互连接而成的；

所述近似Booth编码器的第三输入端是由第二与门的第二输入端构成的；

所述近似Booth编码器的第四输入端是由第四与门的第二输入端构成的；

所述第二与门的第一输入端连接所述第一与门的输出端；所述第一或门的第一输入端连接所述第二与门的输出端；所述第一与门的第二输入端连接所述第一反相器的输出端；所述第三与门的第一输入端连接所述第一反相器的输出端；所述第四与门的第一输入端连接所述第三与门的输出端；所述第一或门的第二输入端连接所述第四与门的输出端；所述第五与门的第二输入端连接所述第二反相器的输出端；所述第一或门的第三输入端连接所述第五与门的输出端；

所述近似Booth编码器的输出端为第一或门的输出端。

所述近似4-2压缩器是由2个反相器、1个二输入的与门、2个三输入的与门、1个三输入的或门以及1个二输入的或门组成，并依次为：第三反相器和第四反相器，二输入的第六与门，三输入的第七与门和第八与门，二输入的第二或门以及三输入的第三或门；

所述近似4-2压缩器的第一输入端是由第六与门的第一输入端、第七与门的第一输入端和第八与门的第二输入端相互连接而成的；

所述近似4-2压缩器的第二输入端是由第六与门的第二输入端构成的；

所述近似4-2压缩器的第三输入端是由第三反相器的输入端、第二或门的第二输入端和第七与门的第三输入端相互连接而成的；

所述近似4-2压缩器的第四输入端是由第七与门的第二输入端、第四反相器的输入端和第二或门的第一输入端相互连接而成的；

所述第三或门的第一输入端连接所述第六与门的输出端；所述第三或门的第二输入端连接所述第七与门的输出端；所述第八与门的第一输入端连接所述第三反相器的输出端；所述第八与门的第三输入端连接所述第四反相器的输出端；所述第三或门的第三输入端连接所述第八与门的输出端；

所述近似4-2压缩器的第一输出端为第三或门的输出端；

所述近似4-2压缩器的第二输出端为第二或门的输出端。

本发明一种高性能近似Booth乘法器的计算方法的特点是按如下步骤进行：

步骤一：近似Booth编码器的组建：

按照式(1)所示的近似Booth编码器的计算公式，使用2个反相器、5个二输入的与门以及1个三输入的或门组建近似Booth编码器：

式(1)中，Z1为n位被乘数中的一位，Y1、Y2和Y3为n位乘数的相邻三位，且Z1、Y1、Y2和Y3分别为近似Booth编码器的四个输入，PP为近似Booth编码器的输出；

步骤二：部分积的生成：

由近似Booth编码器将n位乘数的每相邻三位与n位被乘数的每一位进行编码操作得到对应的部分积，从而产生n×n/2个部分积，由n×n/2个部分积排列组成n/2行、2n-1列的部分积约简树；

步骤三：近似4-2压缩器的组建：

按照式(2)所示的近似4-2压缩器的计算公式，使用2个反相器、2个三输入的与门、1个二输入的与门、1个二输入的或门以及1个三输入的或门组建近似4-2压缩器：

式(2)中，X1、X2、X3和X4分别为近似4-2压缩器的四个输入，Sum、Carry分别为近似4-2压缩器的第一输出和第二输出；

步骤四：部分积约简树的压缩化简：

将部分积约简树最高有效的列定义为部分积约简树的第1列，将部分积约简树的第1列到第n+2列定义为精确化简阵列，将部分积约简树的第n+3列到第2n-1列定义为近似化简阵列；

对所述精确化简阵列的每一列部分积使用精确4-2压缩器和全加器进行化简，从而得到相对应的精确化简结果；

对所述近似化简阵列的每一列部分积使用近似4-2压缩器和或门进行化简，从而得到相对应的近似化简结果；

步骤五：二进制乘积结果的生成：

由n+1个全加器和2个半加器组成的进位加法器模块对所述精确化简结果和所述近似化简结果进行化简操作，从而得到所求的二进制乘积。

与现有技术相比，本发明的有益效果在于：

1、现有技术的精确Booth编码器包含1个或门、1个反相器、1个与门、1个三输入与门和5个异或门，而本发明提出的近似Booth编码器只包含2个反相器、5个与门以及1个三输入的或门。明显可以看出，本发明提出的近似Booth编码器在逻辑门的数量上明显小于精确Booth编码器使用的逻辑门数量。因此，近似Booth编码器在硬件开销方面优于精确Booth编码器。

2、现有技术的精确4-2压缩器包含1个与非门、2个或门、2个反相器、3个与门、3个或非门和4个异或门，而本发明提出的近似4-2压缩器只包含2个异或门、4个与门以及2个四输入的或门。明显可以看出，本发明提出的近似4-2压缩器使用的逻辑门个数明显小于精确4-2压缩器使用的逻辑门个数。因此，近似4-2压缩器在硬件开销方面明显优于精确4-2压缩器。

3、本发明提出的近似Booth乘法器与现有技术中的精确Booth乘法器相比较，本发明提出的关键路径更短，从而本发明提出的近似Booth乘法器比精确Booth乘法器的延时更短。同时，本发明提出的近似Booth乘法器所用的逻辑门数量远小于精确Booth乘法器，所以本发明提出的近似Booth乘法器在功耗和面积方面比精确Booth乘法器更小。

附图说明

图1为本发明近似Booth乘法器的结构示意图；

图2为本发明近似Booth编码器的逻辑门电路图；

图3为本发明近似4-2压缩器的逻辑门电路图；

图4为本发明近似Booth编码器输出PP的卡洛图；

图5为现有技术中精确Booth编码器的逻辑门电路图；

图6为本发明近似4-2压缩器第二输出Carry的卡洛图；

图7为本发明近似4-2压缩器第一输出Sum的卡洛图；

图8为现有技术中精确4-2压缩器的逻辑门电路图；

图9为应用本发明的8×8位近似Booth乘法器的部分积约简树图。

具体实施方式

本实施例中，如图1所示，一种高性能近似Booth乘法器，包括：部分积生成模块、近似压缩树模块和进位加法器模块；

部分积产生模块是由Booth编码器构成的，模块用于将n位乘数的每相邻三位与n位被乘数的每一位进行编码操作得到对应的部分积，一共会产生n×n/2个部分积，n×n/2个部分积排列组成n/2行、2n-1列的部分积约简树；

近似压缩树模块包括精确化简单元和近似化简单元；

精确化简单元利用精确4-2压缩器和全加器对部分积约简树中最高有效位的n+1列的部分积进行化简操作，得到相对应的精确化简结果；

近似化简单元利用近似4-2压缩器和或门对部分积约简树中最低有效位的n-2列的部分积进行压缩操作，得到相对应的近似压缩结果；

进位加法器模块是由n+1个全加器和2个半加器组成，模块用于对精确化简结果和近似化简结果进行化简操作，从而得到所求的二进制乘积结果。

具体的说，如图2所示，近似Booth编码器是由2个反相器、5个二输入的与门以及1个三输入的或门组成，并依次为：第一反相器、第二反相器，二输入的第一与门、第二与门、第三与门、第四与门和第五与门以及三输入的第一或门；

近似Booth编码器的第一输入端是由第一与门的第一输入端、第三与门的第二输入端和第二反相器的输入端相互连接而成的；

近似Booth编码器的第二输入端是由第一反相器的输入端和第五与门的第一输入端相互连接而成的；

近似Booth编码器的第三输入端是由第二与门的第二输入端构成的；

近似Booth编码器的第四输入端是由第四与门的第二输入端构成的；

第二与门的第一输入端连接第一与门的输出端；第一或门的第一输入端连接第二与门的输出端；第一与门的第二输入端连接第一反相器的输出端；第三与门的第一输入端连接第一反相器的输出端；第四与门的第一输入端连接第三与门的输出端；第一或门的第二输入端连接第四与门的输出端；第五与门的第二输入端连接第二反相器的输出端；第一或门的第三输入端连接第五与门的输出端；

近似Booth编码器的输出端为第一或门的输出端。

具体的说，如图3所示，近似4-2压缩器是由2个反相器、1个二输入的与门、2个三输入的与门、1个三输入的或门以及1个二输入的或门组成，并依次为：第三反相器和第四反相器，二输入的第六与门，三输入的第七与门和第八与门，二输入的第二或门以及三输入的第三或门；

近似4-2压缩器的第一输入端是由第六与门的第一输入端、第七与门的第一输入端和第八与门的第二输入端相互连接而成的；

近似4-2压缩器的第二输入端是由第六与门的第二输入端构成的；

近似4-2压缩器的第三输入端是由第三反相器的输入端、第二或门的第二输入端和第七与门的第三输入端相互连接而成的；

近似4-2压缩器的第四输入端是由第七与门的第二输入端、第四反相器的输入端和第二或门的第一输入端相互连接而成的；

第三或门的第一输入端连接所述第六与门的输出端；所述第三或门的第二输入端连接所述第七与门的输出端；所述第八与门的第一输入端连接所述第三反相器的输出端；所述第八与门的第三输入端连接所述第四反相器的输出端；所述第三或门的第三输入端连接所述第八与门的输出端；

近似4-2压缩器的第一输出端为第三或门的输出端；

近似4-2压缩器的第二输出端为第二或门的输出端。

本实施例中，一种高性能近似Booth乘法器的计算方法包括以下步骤：

步骤一：近似Booth编码器的组建：

按照式(1)所示的近似Booth编码器的计算公式，使用2个反相器、5个二输入的与门以及1个三输入的或门组建近似Booth编码器，本发明提出的近似Booth编码器的逻辑门电路图如图2所示。

式(1)中，Z1为n位被乘数中的一位，Y1、Y2和Y3为n位乘数的相邻三位，且Z1、Y1、Y2和Y3分别为近似Booth编码器的四个输入，PP为近似Booth编码器的输出。PP的卡洛图如图4所示，卡洛图中的Z1Z2Y1Y2Y3＝00111、Z1Z2Y1Y2Y3＝01111、Z1Z2Y1Y2Y3＝01100和Z1Z2Y1Y2Y3＝10011所对应的PP值为‘0’，用‘1’代替这些‘0’；Z1Z2Y1Y2Y3＝01011和Z1Z2Y1Y2Y3＝10100所对应的PP值为‘1’，用‘0’代替这些‘1’。

如图5所示为精确Booth编码器的逻辑门电路图，通过对比图2和图5，可以发现精确Booth编码器的逻辑门电路中包含1个或门、1个反相器、2个与门、3个或非门和5个异或门，但是本发明提出的近似Booth编码器的逻辑门电路中只包含2个反相器、5个与门以及1个或门，明显本发明提出的近似Booth编码器的逻辑门电路中逻辑门的数量少于精确Booth编码器的逻辑门电路中逻辑门的数量。因此，在部分积生成过程中，本发明提出的近似Booth编码器在面积、延迟和功耗方面的表现会明显比精确Booth编码器更优秀。

步骤二：部分积的生成：

由近似Booth编码器将n位乘数的每相邻三位与n位被乘数的每一位进行编码操作得到对应的部分积，从而产生n×n/2个部分积，由n×n/2个部分积排列组成n/2行、2n-1列的部分积约简树。

步骤三：近似4-2压缩器的组建：

按照式(2)所示的近似4-2压缩器的计算公式，使用2个反相器、2个三输入的与门、1个二输入的与门、1个二输入的或门以及1个三输入的或门组建近似4-2压缩器，本发明提出的近似4-2压缩器的逻辑门电路图如图3所示。

式(2)中，X1、X2、X3和X4分别为近似4-2压缩器的四个输入，Sum、Carry分别为近似4-2压缩器的第一输出和第二输出。Carry的卡洛图如图6所示，X1X2X3X4＝0001和X1X2X3X4＝0010所对应的Carry值为‘0’，用‘1’代替这些‘0’；X1X2X3X4＝1100所对应的Carry值为‘1’，用‘0’代替这些‘1’。Sum的卡洛图如图7所示，将卡洛图中的X1X2X3X4＝0100、X1X2X3X4＝0111、X1X2X3X4＝0001和X1X2X3X4＝0010所对应的Sum值为‘1’，用‘0’代替这些‘1’；X1X2X3X4＝1100所对应的Sum值为‘0’，用‘1’代替这些‘0’。

如图8所示为精确4-2压缩器的逻辑门电路图，通过图2和图5的对比，可以明显发现精确4-2压缩器的逻辑门电路中包含1个与非门、2个或门、2个反相器、3个与门、3个或非门和4个异或门，而本发明提出的近似4-2压缩器的逻辑门电路中只包含2个反相器、3个与门以及2个或门，明显本发明提出的近似4-2压缩器的逻辑门电路中逻辑门的数量少于精确4-2压缩器的逻辑门电路中逻辑门的数量。因此，在压缩化简过程中，本发明提出的近似4-2压缩器在面积、延迟和功耗方面的表现会较精确4-2压缩器更加优秀。

步骤四：部分积约简树的压缩化简：

将部分积约简树最高有效的列定义为部分积约简树的第1列，将部分积约简树的第1列到第n+2列定义为精确化简阵列，将部分积约简树的第n+3列到第2n列定义为近似化简阵列；

对精确化简阵列的每一列部分积使用精确4-2压缩器和全加器进行化简，从而得到相对应的精确化简结果；

对近似化简阵列的每一列部分积使用近似4-2压缩器和或门进行化简，从而得到相对应的近似化简结果；

以8×8Booth乘法器为例，8×8Booth乘法器的部分积压缩树结构示意图如图9所示。把8×8Booth乘法器的部分积约简树的最高有效的一列定义为第1列，部分积约简树的压缩化简过程为S1阶段。在S1阶段中，第2列和第3列的使用全加器；第4列到第10列使用精确4-2压缩器，一共7个精确4-2压缩器；第12列使用近似4-2压缩器；第11列和第14列使用三输入的或门；第13列和第16列使用二输入的或门。

步骤五：二进制乘积结果的生成：

由n+1个全加器和2个半加器组成的进位加法器模块对精确化简结果和近似化简结果进行化简操作，从而得到所求的二进制乘积结果。

以8×8Booth乘法器为例，8×8Booth乘法器的部分积压缩树结构示意图如图9所示。进位加法器模块为S2阶段，在S2阶段中，把8×8Booth乘法器的部分积约简树的最高有效的一列定义为第1列，第1列到第9列使用全加器，一共9个全加器；第10列和第11列使用半加器。最终，8×8Booth乘法器生成16位的二进制乘积结果。

Claims (2)

1.一种高性能近似Booth乘法器，其特征包括：部分积生成模块、近似压缩树模块和进位加法器模块；

所述部分积生成模块是由近似Booth编码器构成的，并用于将n位乘数的每相邻三位与n位被乘数的每一位进行编码操作后得到n×n/2个部分积，所述n×n/2个部分积按照n/2行、2n-1列的约简树进行排列，得到部分积约简树；

所述近似压缩树模块包括精确化简单元和近似化简单元；

所述精确化简单元利用精确4-2压缩器和全加器对所述部分积约简树中最高有效位的n+1列的部分积进行化简操作，得到相对应的精确化简结果；

所述近似化简单元利用近似4-2压缩器和或门对所述部分积约简树中最低有效位的n-2列的部分积进行化简操作，得到相对应的近似化简结果；

所述进位加法器模块是由n+1个全加器和2个半加器组成，并用于对所述精确化简结果和所述近似化简结果进行化简操作，从而得到所求的二进制乘积结果；

所述近似Booth编码器是由2个反相器、5个二输入的与门以及1个三输入的或门组成，并依次为：第一反相器、第二反相器，二输入的第一与门、第二与门、第三与门、第四与门和第五与门以及三输入的第一或门；

所述近似Booth编码器的第一输入端是由第一与门的第一输入端、第三与门的第二输入端和第二反相器的输入端相互连接而成的；

所述近似Booth编码器的第二输入端是由第一反相器的输入端和第五与门的第一输入端相互连接而成的；

所述近似Booth编码器的第三输入端是由第二与门的第二输入端构成的；

所述近似Booth编码器的第四输入端是由第四与门的第二输入端构成的；

所述第二与门的第一输入端连接所述第一与门的输出端；所述第一或门的第一输入端连接所述第二与门的输出端；所述第一与门的第二输入端连接所述第一反相器的输出端；所述第三与门的第一输入端连接所述第一反相器的输出端；所述第四与门的第一输入端连接所述第三与门的输出端；所述第一或门的第二输入端连接所述第四与门的输出端；所述第五与门的第二输入端连接所述第二反相器的输出端；所述第一或门的第三输入端连接所述第五与门的输出端；

所述近似Booth编码器的输出端为第一或门的输出端；

所述近似4-2压缩器是由2个反相器、1个二输入的与门、2个三输入的与门、1个三输入的或门以及1个二输入的或门组成，并依次为：第三反相器和第四反相器，二输入的第六与门，三输入的第七与门和第八与门，二输入的第二或门以及三输入的第三或门；

所述近似4-2压缩器的第一输入端是由第六与门的第一输入端、第七与门的第一输入端和第八与门的第二输入端相互连接而成的；

所述近似4-2压缩器的第二输入端是由第六与门的第二输入端构成的；

所述近似4-2压缩器的第三输入端是由第三反相器的输入端、第二或门的第二输入端和第七与门的第三输入端相互连接而成的；

所述近似4-2压缩器的第四输入端是由第七与门的第二输入端、第四反相器的输入端和第二或门的第一输入端相互连接而成的；

所述第三或门的第一输入端连接所述第六与门的输出端；所述第三或门的第二输入端连接所述第七与门的输出端；所述第八与门的第一输入端连接所述第三反相器的输出端；所述第八与门的第三输入端连接所述第四反相器的输出端；所述第三或门的第三输入端连接所述第八与门的输出端；

所述近似4-2压缩器的第一输出端为第三或门的输出端；

所述近似4-2压缩器的第二输出端为第二或门的输出端。

2.一种实现权利要求1所述的高性能近似Booth乘法器的计算方法，其特征是按如下步骤进行：

步骤一：近似Booth编码器的组建：

按照式(1)所示的近似Booth编码器的计算公式，使用2个反相器、5个二输入的与门以及1个三输入的或门组建近似Booth编码器：

式(1)中，Z1为n位被乘数中的一位，Y1、Y2和Y3为n位乘数的相邻三位，且Z1、Y1、Y2和Y3分别为近似Booth编码器的四个输入，PP为近似Booth编码器的输出；

步骤二：部分积的生成：

由近似Booth编码器将n位乘数的每相邻三位与n位被乘数的每一位进行编码操作得到对应的部分积，从而产生n×n/2个部分积，由n×n/2个部分积排列组成n/2行、2n-1列的部分积约简树；

步骤三：近似4-2压缩器的组建：

按照式(2)所示的近似4-2压缩器的计算公式，使用2个反相器、2个三输入的与门、1个二输入的与门、1个二输入的或门以及1个三输入的或门组建近似4-2压缩器：

式(2)中，X1、X2、X3和X4分别为近似4-2压缩器的四个输入，Sum、Carry分别为近似4-2压缩器的第一输出和第二输出；

步骤四：部分积约简树的压缩化简：

将部分积约简树最高有效的列定义为部分积约简树的第1列，将部分积约简树的第1列到第n+2列定义为精确化简阵列，将部分积约简树的第n+3列到第2n-1列定义为近似化简阵列；

对所述精确化简阵列的每一列部分积使用精确4-2压缩器和全加器进行化简，从而得到相对应的精确化简结果；

对所述近似化简阵列的每一列部分积使用近似4-2压缩器和或门进行化简，从而得到相对应的近似化简结果；

步骤五：二进制乘积结果的生成：

由n+1个全加器和2个半加器组成的进位加法器模块对所述精确化简结果和所述近似化简结果进行化简操作，从而得到所求的二进制乘积。

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