CN209496362U - 三输入n位二进制加法器 - Google Patents
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Abstract
本实用新型涉及一种三输入n位二进制加法器。包括n个用于将输入的3个二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路，以及一个用于将压缩器电路输出的数进行加法操作的加法器电路。本实用新型不仅硬件开支上少于传统加法器，而且极限工作频率高于传统加法器。
Description
技术领域
本实用新型涉及一种三输入n位二进制加法器。
背景技术
数字硬件加法器可以实现2输入的多位二进制数求和运算，在数字集成电路设计中经常使用。但传统的硬件加法器只能实现2输入数据的相加，当有多个数据求和时，需通过两两相加再逐一加起来的方法来实现，既耗时又耗硬件资源，当相加的数据位数较多时所耗的时间增加得越明显。因此，研究多输入加法器，以减少硬件资源的开支及减少延时，在集成电路设计中有较大的意义，特别是近年来人工智能的发展，矩阵乘加运算的大量应用，越显得该专利的价值。
数字硬件加法器是最早被设计的运算功能部件之一，已有几十年的历史了。在过去的文献中，也有有关3输入加法器的报道，但实现的方法或所指的含义与本专利完全不同，如文献[1]所述的三输入树形加法器是将2个输入数据加法过程在每一级的运算中一次性完成对三个(G，P)信号的处理，即执行一次(G0，P0)·(G1，P1)·(G2，P2)＝(G0+P0G1+P0P1G2，P0P1P2)的运算，那么整个加法树的逻辑级数将会从log2N级降到log3N级；文献[2]、[3]都阐述了如何优化多输入浮点数的对阶操作，但尾数的加法还是采用传统的加法器分层运算；文献[4]采用同步的方式利用分立元件来设计3输入加法器与多输入加法器，该方法不能满足当前集成电路高度集成与高速运算的要求。因此，对于集成电路设计行业来说，目前并没有什么好的方法来解决多输入的多位加法器问题。
从另外一个角度也可以证明这一点，用数字集成电路设计行业最通用的逻辑综合器DC(DesignCompiler)对下面这个语句进行综合：
assign Y＝A+B+C；
不管作怎样的约束，综合的结果一定是用两个加法器来完成的，不同的约束条件只是所使用的加法器不同而已。
参考文献：
[1]仇冀宏，高性能浮点单元的分析与设计，合肥工业大学硕士学位论文，2007年5月
[2]、杜勇、韩方剑、韩方景、张长隆，多输入浮点加法器算法研究，计算机工程与科学，2006年第28卷第10期
[3]、杜勇、陈健、朱亮、韩方景，一种高效结构的多输入浮点加法器在FPGA上的实现，计算机工程与科学，2006年第28卷第1期
[4]、D.W.LEWIN，Design for a multi-input binary adder，The Radio andElectronic Engineer.Vol.39.No.2,February 1970。
发明内容
本实用新型的目的在于提供一种三输入n位二进制加法器，对于极限工作时，不仅硬件开支上少于传统加法器，而且极限工作频率还高于传统加法器。
为实现上述目的，本实用新型的技术方案是：一种三输入n位二进制加法器，包括n个用于将输入的3个n位二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路，以及一个用于将压缩器电路输出的数进行加法操作的加法器电路。
在本实用新型一实施例中，所述3:2压缩器电路可以用全加器实现，包括第一异或门、第二异或门、第一与门、第二与门、第三与门、三输入或门，第一异或门的第一输入端、第一与门的第一输入端、第二与门的第一输入端相连接作为所述3:2压缩器电路的第一输入端，第一异或门的第二输入端、第一与门的第二输入端、第三与门的第一输入端相连接作为所述3:2压缩器电路的第二输入端，第一异或门的输出端与第二异或门的第一输入端连接，第二异或门的第二输入端、第二与门的第二输入端、第三与门的第二输入端相连接作为所述3:2压缩器电路的第三输入端，第二异或门的输出端作为所述3:2压缩器电路的第一输出端，第一与门的输出端、第二与门的输出端、第三与门的输出端分别与三输入或门的三个输入端连接，三输入或门的输出端作为所述3:2压缩器电路的第二输出端。
在本实用新型一实施例中，所述的三个n位二进制数的最低位分别与第一个3:2压缩器电路的三个输入端连接、所述的三个n位二进制数的次低位分别与第二个3:2压缩器电路的三个输入端连接，以此类推，所述的三个n位二进制数的最高位分别与第n个3:2压缩器电路的三个输入端连接；所述的第一个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的最低位连接、所述第二个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的次低位连接，以此类推，所述第n个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的第n位连接、所述的加法器的第一个输入数据的第n+1位接地；所述第一个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的次低位连接、所述的加法器的第二个输入数据的最低位接地、所述第二个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的第3位连接，以此类推，所述第n个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的第n+1位连接。
在本实用新型一实施例中，所述的加法器最终得到的结果是n+2位的二进制数。
相较于现有技术，本实用新型具有以下有益效果：本实用新型不仅硬件开支上少于传统加法器，而且极限工作频率还高于传统加法器。
附图说明
图1是本实用新型一种实施例的3:2压缩器电路原理图。
图2是本实用新型另一种实施例的3:2压缩器电路原理图。
图3是本实用新型第三种实施例的3:2压缩器电路原理图。
图4是本实用新型三输入n位二进制数加法器电路示意图。
图5是4位串行逐位进位加法器。
图6是4位超前进位加法器。
图7是16位的Kogge-Stone树形加法器。
图8是7:2压缩器电路。
具体实施方式
下面结合附图，对本实用新型的技术方案进行具体说明。
本实用新型提供了一种三输入n位二进制加法器，包括n个用于将输入的3个二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路，以及一个用于将压缩器电路输出的数进行加法操作的加法器电路。
本实用新型采用的3:2压缩器电路有多种，以下举出三种：
如图1所示，本实用新型一实例的3:2压缩器电路包括第一异或门、第二异或门、第一与门、第二与门、第三与门、三输入或门，第一异或门的第一输入端、第一与门的第一输入端、第二与门的第一输入端相连接作为所述3:2压缩器电路的第一输入端，第一异或门的第二输入端、第一与门的第二输入端、第三与门的第一输入端相连接作为所述3:2压缩器电路的第二输入端，第一异或门的输出端与第二异或门的第一输入端连接，第二异或门的第二输入端、第二与门的第二输入端、第三与门的第二输入端相连接作为所述3:2压缩器电路的第三输入端，第二异或门的输出端作为所述3:2压缩器电路的第一输出端，第一与门的输出端、第二与门的输出端、第三与门的输出端分别与三输入或门的三个输入端连接，三输入或门的输出端作为所述3:2压缩器电路的第二输出端。
如图2所示，本实用新型另一实例的3:2压缩器电路包括第一异或门、第二异或门、第一与门、第二与门、或门，第一异或门的第一输入端、第一与门的第一输入端相连接作为所述3:2压缩器电路的第一输入端，第一异或门的第二输入端、第一与门的第二输入端相连接作为所述3:2压缩器电路的第二输入端，第一异或门的输出端与第二异或门的第一输入端、第二与门的第一输入端连接，第二异或门的第二输入端、第二与门的第二输入端相连接作为所述3:2压缩器电路的第三输入端，第二异或门的输出端作为所述3:2压缩器电路的第一输出端，第一与门的输出端、第二与门的输出端分别与或门的二个输入端连接，或门的输出端作为所述3:2压缩器电路的第二输出端。
如图3所示，本实用新型第三个实例的3:2压缩器电路包括三输入异或门、第一与非门、第二与非门、第三与非门、三输入与非门，三输入异或门的第一输入端、第一与非门的第一输入端、第三与非门的第一输入端相连接作为所述3:2压缩器电路的第一输入端，三输入异或门的第二输入端、第一与非门的第二输入端、第二与非门的第一输入端相连接作为所述3:2压缩器电路的第二输入端，三输入异或门的第三输入端、第二与非门的第二输入端、第三与非门的第二输入端相连接作为所述3:2压缩器电路的第三输入端，三输入异或门的输出端作为所述3:2压缩器电路的第一输出端，第一与非门的输出端、第二与非门的输出端、第三与非门的输出端分别与三输入与非门的三个输入端连接，三输入与非门的输出端作为所述3:2压缩器电路的第二输出端。
图4是本实用新型三输入n位二进制数加法器电路示意图。所述的三个n位二进制数的最低位分别与第一个3:2压缩器电路的三个输入端连接、所述的三个n位二进制数的次低位分别与第二个3:2压缩器电路的三个输入端连接，以此类推，所述的三个n位二进制数的最高位分别与第n个3:2压缩器电路的三个输入端连接；所述的第一个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的最低位连接、所述第二个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的次低位连接，以此类推，所述第n个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的第n位连接、所述的加法器的第一个输入数据的第n+1位接地；所述第一个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的次低位连接、所述的加法器的第二个输入数据的最低位接地、所述第二个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的第3位连接，以此类推，所述第n个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的第n+1位连接。所述的加法器最终得到的结果是n+2位的二进制数。
图5至7分别为图4中传统加法器中的一种，也可采用其他传统加法器代替。
本实用新型实现原理如下：
3输入加法器是能实现3个二进制多位数同时相加的运算部件，传统的3个二进制数相加运算都是先对其中2个数进行相加，其结果再与第三个数相加，实现过程可用表达式A+B+C＝(A+B)+C表示，整个过程使用两个加法器，需要两倍加法器的延时。本专利实现的3输入加法器在高速时硬件资源比传统加法器实现方法要少，可实现的最高工作频率也比较高。
设3输入n位二进制数为A、B和C，分别表示为：
式中i＝0～n-1；先采用n个一位全加器对这3个n位二进制数相同权重的位各自进行压缩(或者叫相加)，得到两个数G、P。
据全加器的输入输出逻辑关系，上述压缩过程可以表示为：
pi+1＝aibi+bici+aici
式中，aibi表示ai、bi的与逻辑操作，+表示或逻辑操作，表示异或逻辑操作，其中p0＝0,gn＝0，则G与P分别是(n+1)位的二进制数，即：
通过以上压缩处理后，3输入多位二进制数相加转化为2输入相加，2输入相加可以用传统的加法器实现，如用串行逐位进位加法器、超前进位加法器、Kogge-Stone树加法器、Brent-Kung树加法器、Sklansky树加法器等来实现。从上述3输入加法器的整个加法过程可以看出：第一步的压缩过程相当于n个全加器并行处理n位3输入数据，由全加器构成的这个压缩过程是全并行实现，硬件开支少，且其延时只需一个全加器的工作时间，与位数n无关，因此延时也是最小的，后面的2数相加过程与传统的加法器相同。因此，与传统的采用两个加法器实现3个数相加的处理过程相比，本专利实现的加法器即减少了硬件的开支，也提高了运行速率，特别是加法器运行于极限工作频率上时有较大优势。
3输入加法器的实现过程可以看成是一个3:2压缩过程与一个2输入加法过程，这种实现方法还可以应用于其它的多输入加法器上，如7输入数据的加法过程，将7个二进制数相同权重的位各自作如图8所示结构的7:2压缩，得到2个数之后做传统的2数相加过程。7:2压缩器电路可以用5个3:2压缩器电路实现，7:2压缩过程有2位进位，需在各个7:2压缩过程传递，图中的3:2为3:2压缩器电路，可以用一个全加器实现。
以上是本实用新型的较佳实施例，凡依本实用新型技术方案所作的改变，所产生的功能作用未超出本实用新型技术方案的范围时，均属于本实用新型的保护范围。
Claims (2)
1.一种三输入n位二进制加法器，其特征在于，包括n个用于将输入的3个n位二进制数相同权重的位进行一次3:2压缩的3:2压缩器电路，以及一个用于将压缩器电路输出的数进行加法操作的加法器电路；所述3:2压缩器电路采用全加器实现，包括第一异或门、第二异或门、第一与门、第二与门、第三与门、三输入或门，第一异或门的第一输入端、第一与门的第一输入端、第二与门的第一输入端相连接作为所述3:2压缩器电路的第一输入端，第一异或门的第二输入端、第一与门的第二输入端、第三与门的第一输入端相连接作为所述3:2压缩器电路的第二输入端，第一异或门的输出端与第二异或门的第一输入端连接，第二异或门的第二输入端、第二与门的第二输入端、第三与门的第二输入端相连接作为所述3:2压缩器电路的第三输入端，第二异或门的输出端作为所述3:2压缩器电路的第一输出端，第一与门的输出端、第二与门的输出端、第三与门的输出端分别与三输入或门的三个输入端连接，三输入或门的输出端作为所述3:2压缩器电路的第二输出端；所述三个n位二进制数的最低位分别与第一个3:2压缩器电路的三个输入端连接、所述的三个n位二进制数的次低位分别与第二个3:2压缩器电路的三个输入端连接，以此类推，所述的三个n位二进制数的最高位分别与第n 个3:2压缩器电路的三个输入端连接；所述的第一个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的最低位连接、所述第二个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的次低位连接，以此类推，所述第n个3:2压缩器电路的第一输出端与所述的加法器的第一个输入数据的第n位连接、所述的加法器的第一个输入数据的第n+1位接地；所述第一个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的次低位连接、所述的加法器的第二个输入数据的最低位接地、所述第二个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的第3位连接，以此类推，所述第n个3:2压缩器电路的第二输出端与所述的加法器的第二个输入数据的第n+1位连接。
2.根据权利要求1所述的三输入n位二进制加法器，其特征在于，所述加法器最终得到的结果是n+2位的二进制数。
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| CN112564692A (zh) * | 2020-11-05 | 2021-03-26 | 华南理工大学 | 一种基于单极型晶体管的加法器电路、芯片及设计方法 |
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