CN109144473B - 一种基于冗余odds数的十进制3:2压缩器结构 - Google Patents
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Abstract
本发明公开了一种基于冗余ODDS数的十进制3:2压缩器结构，属于数字系统设计的技术领域，尤其涉及一种应用于高性能十进制乘法器的部分积压缩模块。该压缩器由4个二进制3:2压缩器构成的第一级压缩模块和由编码转换方块A和B构成的第二级压缩模块组成，采用分级压缩和无进位叠加拆分技术的压缩方法实现了ODDS操作数的3:2压缩，有效地简化了十进制乘法运算系统的结构并且降低了系统延时。
Description
技术领域
本发明公开了一种基于冗余ODDS(OverloadedDecimal Digit Set,超载十进制数集)数的十进制3:2压缩器结构，属于数字系统设计的技术领域，尤其涉及一种应用于高性能十进制乘法器的部分积压缩模块。
背景技术
由于二进制系统具有运算速度快和电路实现更为简单等优点，目前主流的计算机均采用基于冯·诺依曼结构的二进制体系。然而二进制与十进制的转换不可避免地存在舍入与误差，例如，将十进制小数0.2转换为二进制数时，转换结果为无限循环小数。随着数据密集型产业的发展，井喷式增长的数据量导致银行金融、生物医学等领域对计算的精度要求越来越高，传统的二进制算术运算单元已渐渐不能满足相关应用领域的计算精度要求，因此设计出高性能的十进制算术运算单元逐渐成为研究的热点。2008年发行的IEEE 754的修订版本(IEEE 754-2008)已经包括了十进制浮点运算的格式和规范。IBM面向工作站的Power 6、Z系列的微处理器和富士通Sparc64X微处理器都已经包括了完全符合新标准的十进制浮点算术运算单元硬件。十进制定点乘法器是最基础的十进制算术运算单元，同时也是十进制浮点乘加运算单元的重要组成部分，采用硬件实现高性能十进制乘法器受到越来越多的关注。
十进制乘法运算包括部分积产生、部分积压缩树和最终积产生三个部分，而部分积压缩树的设计关系到十进制乘法器的性能。
二进制压缩器包含的经典的3:2压缩器和4:2压缩器被广泛应用于二进制乘法器设计中。ODDS数因以下两点被广泛运用于高性能十进制算术运算单元中：(1)冗余ODDS数的数值范围为[0,15]，代表的十进制数制范围更广；(2)ODDS编码遵循二进制数的表示形式，一些二进制算术运算的规则在ODDS编码系统中同样适用，因此在十进制算术运算单元中采用ODDS编码可提高运算效率。目前，已有的基于ODDS数的2:1压缩器因低一十进制位的进位输出叠加在高一位十进制数上(进位叠加传递)结构复杂且不规则，难于满足高性能十进制乘法器的设计要求。
本发明旨在设计一种用于实现十进制乘法器的部分积压缩树的基于冗余ODDS数的十进制3:2压缩器。
基于冗余ODDS数的十进制3:2压缩器的压缩比为3:2，即一个十进制3:2压缩器能够将3个ODDS操作数压缩至2个。基于冗余ODDS数的十进制3:2压缩器的压缩过程遵循十进制数的进位规则，无需设计额外的纠错模块，并且压缩过程中采用分级压缩和无进位叠加拆分技术，可以构建结构简单规整的压缩器以及由大量压缩器单元模块构成的压缩树，易于大规模集成电路的实现。
发明内容
本发明的发明目的是针对上述背景技术的不足，首次提供了一种基于冗余ODDS数的十进制3:2压缩器结构，通过结构简单且规则的压缩器结构以及采用分级压缩和无进位叠加拆分技术的压缩方法实现了ODDS操作数的3:2压缩，解决了存在进位叠加传递的基于ODDS数的2:1压缩器结构复杂且不规则的技术问题。
本发明为实现上述发明目的采用如下技术方案：
本发明提出的十进制3:2压缩器通常用于ODDS部分积压缩树的设计，该电路结构由2级压缩模块构成：由4个二进制3:2压缩器构成的第一级压缩模块和由编码转换方块A以及编码转换方块B构成的第二级压缩模块，可以将3个ODDS操作数压缩至2个ODDS数。定义十进制位为字，设第i字的3个ODDS操作数分别为和
第一二进制3:2压缩器将和/>压缩至一个位和/>以及一个进位/>其位权分别为1和2；第二二进制3:2压缩器将/>和/>压缩至一个位和/>以及一个进位其位权分别为2和4；第三二进制3:2压缩器将/>和/>压缩至一个位和/>以及一个进位/>其位权分别为4和8；第四二进制3:2压缩器将/>和/>压缩至一个位和/>以及一个进位/>其位权分别为8和16。进位/>的位权为16，将其拆分为位权为10的co1i+1以及位权为6的/>使得/>其中，/>表示/>的算术值(又称为数值)，逻辑变量/>co1i+1被传递至第i+1字。将第一至第四二进制3:2压缩器生成的二进制位和以及进位拆分为两组，第一组包括/>第二组包括其拆分原则是：一组(方块B)为包含所有位权为1的数值范围∈[0,15]的变量集合(该组不产生进位)，另外一组(方块A)是数值范围∈[0,24]的偶数值变量集合，第一组经编码转换产生一个ODDS数，第二组偶数值变量集合转换为位权是8,4,2和进位(位权为10)的变量集合，进位可以传递到高一十进制位的编码转换方块A(i+1)的ODDS数输出的最低位(位权为1)而无需和高一位十进制数进行叠加，因此可以构建一个无进位叠加的十进制3:2压缩器。
第i字的编码转换方块A(i)将和co2i(由编码转换方块A(i-1)产生的第i-1字的进位)转换至一个ODDS操作数/>和一个位权为10的进位co2i+1，其中，co2i+1被传递至第i+1字。
编码转换方块B(i)将和co1i(由i-1字第一级压缩模块传递来的进位)转换至一个ODDS操作数/>
编码转换方块A(i)由四个反相器、两个2输入与非门、四个2输入与门、两个2输入同或门、三个2输入或门、一个3输入或与非门和六个2选1数据选择器构成。编码转换方块A将和co2i转换为一个ODDS操作数/>以及一个位权为10的进位co2i+1，编码转换的逻辑表达式如下所示：
如图1所示，表达式中十进制位权为10的co2i+1被传递至第i+1字，co2i是由第i-1字编码转换方块A传递来的进位。表达式中的位权为6，其逻辑值与第i字第四二进制3:2压缩器的进位输出/>相同,也就是/>
第i字编码转换方块B由两个2输入与门、一个2输入或门、一个3输入与门、四个2输入异或门和一个2选1数据选择器构成。编码转换方块B将 和co1i转换为一个ODDS操作数/>编码转换的逻辑表达式如下所示：
表达式中co1i是由第i-1字第一级压缩模块传递来的进位，其逻辑值与第i-1字第四二进制3:2压缩器的进位输出相同，也就是/>
本发明采用上述技术方案，具有以下有益效果：
(1)本发明针对ODDS部分积压缩，首次提供了一种基于冗余ODDS数的十进制3:2压缩器结构，该电路结构由2级压缩构成：由4个二进制3:2压缩器构成的第一级压缩模块和由编码转换方块A和B构成的第二级压缩模块，第一级压缩模块的输出被拆分为2项，其中1项的数值为偶数值，最低位可以接受低一十进制位的进位输出并且没有任何的进位叠加。
(2)该十进制3:2压缩器能将3个ODDS操作数压缩至2个ODDS数，因此可以运用于十进制乘法运算的部分积压缩树中，本发明采用的分级压缩和无进位叠加的拆分技术可以有效地简化十进制乘法运算系统的结构并且降低系统的延时。
附图说明
图1为基于冗余ODDS数的十进制3:2压缩器结构图。
图2为第i字编码转换方块A(i)的电路图。
图3为第i字编码转换方块B(i)的电路图。
具体实施方式
下面结合附图对发明的技术方案进行详细说明。
十进制乘法器包括部分积产生、部分积压缩和最终积产生三个部分，其中十进制部分积压缩在整个十进制乘法器结构中规模最大，耗时最多，因此构建一个高性能的十进制压缩器对十进制乘法器的设计至关重要。近年来常用的部分积产生电路包括：(a)有符号基-10编码和非冗余BCD-4221/5211编码构成的部分积阵列；(b)无符号双BCD编码构成的部分积阵列；(c)有符号基-10编码、冗余XS-3编码和ODDS编码构成的部分积阵列。基于BCD-4221编码的部分积产生电路在产生难倍数3X(X为十进制乘法运算的被乘数)时，需通过十进制加法器将X和2X相加，十进制加法器存在长进位链问题。基于无符号双BCD编码的部分积产生电路不存在长进位链的问题但产生双倍的部分积。基于有符号基-10编码、冗余XS-3编码和ODDS编码的部分积产生电路不存在长进位链和双倍部分积的问题，所产生的部分积阵列由ODDS编码构成。本发明提出的基于冗余ODDS数的十进制3:2压缩器可用于对ODDS部分积阵列进行压缩。
十进制3:2压缩器通常用于ODDS部分积压缩树的设计中，该电路结构由2级压缩构成：由4个二进制3:2压缩器构成的第一压缩模块和由编码转换方块A和B构成的第二级压缩模块，可以将3个ODDS操作数压缩至2个ODDS数。
图1中：和/>为第i字十进制3:2压缩器的3个ODDS编码的输入操作数，采用4个二进制3:2压缩器对这3个操作数进位按位压缩，产生4个二进制位和(/>和/>)以及4个二进制进位(/>和)，4个二进制位和的位权分别为8、4、2和1，4个进位的位权分别为16、8、4和2。将位权为16的二进制进位/>拆分为/>和co1i+1，其中，/>的位权为6，/>被输出至编码转换方块A(i)中，co1i+1的位权为10，co1i+1被传递至第i+1字。
4个二进制3:2压缩器的压缩结果和/>被分为两组，其中，/>为一组，/>为一组。/> 和第i-1字的进位co2i在编码转换方块A(i)中被转换为一个ODDS操作数/>和一个位权为10的进位co2i+1，co2i+1被传递至第i+1字编码转换方块A(i+1)中。另一组数和第i-1字的进位co1i在编码转换方块B(i)中被转换为一个ODDS操作数
图2中：和co2i为编码转换方块A(i)的5个输入操作数，位权分别为6、8、8、2和1。编码转换方块A(i)的电路由反相器、2输入与门、2输入与非门、2输入或门、2输入同或门、3输入或与非门以及2选1数据选择器构成。编码转换方块A(i)的输出包括一个十进制进位co2i+1和一个ODDS操作数/>其中，/>的值等于i-1字的进位co2i.
图3中：和co1i为编码转换方块B(i)的5个输入操作数，位权分别为4、4、2、1和1。编码转换方块B(i)的电路由2输入与门、2输入或门、2输入异或门、3输入与门以及2选1数据选择器构成。编码转换方块B(i)的输出为一个ODDS操作数
设3个ODDS操作数分别为和
第一二进制3:2压缩器将和/>压缩至一个位和/>以及一个进位/>其位权分别为1和2；所述第二二进制3:2压缩器将/>和/>压缩至一个位和/>以及一个进位/>其位权分别为2和4；所述第三二进制3:2压缩器将/> 和/>压缩至一个位和以及一个进位/>其位权分别为4和8；所述第四二进制3:2压缩器将/>和/>压缩至一个位和/>以及一个进位/>其位权分别为8和16。所述进位/>的位权为16，将其拆分为位权为10的co1i+1以及位权为6的/>其中，co1i+1被传递至第i+1字。将第一至第四二进制3:2压缩器生成的二进制位和以及进位拆分为两组，第一组包括/>第二组包括/>
编码转换方块A(i)将和第i-1字的进位co2i转换至一个ODDS操作数/>和一个位权为10的进位co2i+1，其中，co2i+1被传递至第i+1字。
编码转换方块B(i)将和第i-1字的进位co1i转换至一个ODDS操作数
编码转换方块A(i)由四个反相器、两个2输入与非门、四个2输入与门、两个2输入同或门、三个2输入或门、一个3输入或与非门和六个2选1数据选择器构成。编码转换方块A(i)将和co2i转换为一个ODDS操作数/>以及一个位权为10的进位co2i+1，编码转换方块A(i)的逻辑表达式如下所示：
表达式中十进制位权为10的co2i+1被传递至第i+1字，co2i为第i-1字传递来的进位。表达式中的位权为6，其逻辑值与第i字第四二进制3:2压缩器的进位输出/>相同，也就是/>
编码转换方块B(i)由两个2输入与门、一个2输入或门、一个3输入与门、四个2输入异或门和一个2选1数据选择器构成。编码转换方块B(i)将 和co1i转换为一个ODDS操作数/>编码转换方块B(i)的逻辑表达式如下所示：
表达式中co1i为第i-1字传递来的进位，其逻辑值与第i-1字第四二进制3:2压缩器的进位输出相同，也就是/>
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种基于冗余ODDS数的十进制3:2压缩器，其特征在于，包括：
第一级压缩模块，对三个ODDS数进行3:2的按位压缩得到位权为8、4、2、1的二进制位和以及位权为16、8、4、2的二进制进位，将位权为16的二进制进位拆分为位权为6的十进制本位和位权为10的十进制进位，其中，位权为10的十进制进位传递至高一十进制位的最低位；
第二级压缩模块，对第一级压缩模块压缩得到的数值范围为[0,24]的偶数数据进行BCD8421编码转换得到包括最低位为低一十进制位传递来的进位的第一ODDS数，对第一级压缩模块压缩得到的数值范围为[0,12]的数据进行BCD8421编码转换得到第二ODDS数。
2.根据权利要求1所述一种基于冗余ODDS数的十进制3:2压缩器，其特征在于，第一级压缩模块压缩得到的数值范围为[0,24]的偶数数据包含2个位权为8和1个位权为2的二进制数以及1个位权为6的十进制数。
3.根据权利要求1所述一种基于冗余ODDS数的十进制3:2压缩器，其特征在于，第一级压缩模块压缩得到的数值范围为[0,12]的数据包含：2个位权为4、1个位权为2和2个位权为1的二进制数。
4.根据权利要求2所述一种基于冗余ODDS数的十进制3:2压缩器，其特征在于，对第一级压缩模块压缩得到的数值范围为[0,24]的偶数数据进行ODDS数编码转换得到包括最低位为低一十进制位传递来的进位的第一ODDS数，通过包含四个反相器、两个2输入与非门、四个2输入与门、两个2输入同或门、三个2输入或门、一个3输入或与非门和六个2选1数据选择器的编码转换方块A实现，其中，
第一反相器，对其输入端输入的位权为6的十进制本位进行取反后输出，
第二反相器，对其输入端输入的位权为4的二进制位和进行取反后输出，
第三反相器，对其输入端输入的位权为2的二进制进位进行取反后输出，
第一2选1数据选择器、第二2选1数据选择器、第一2输入与门、第二2输入与门、第一2输入同或门、第一2输入或门构成编码转换得到第一ODDS数第四位数据的电路结构，第一2输入与门的输入端分别接位权为2的二进制进位、位权为8的二进制位和的反相信号，第二2输入与门的输入端分别接位权为2的二进制进位、位权为6的十进制本位的反相信号，第一2输入同或门的输入端分别接位权为8的二进制位和、位权为6的十进制本位，第一2选1数据选择器的控制端接位权为6的十进制本位，第一2选1数据选择器的0数据端接位权为8的二进制位和，第一2选1数据选择器的1数据端接第一2输入与门的输出端，第一2输入或门的两个输入端分别接第二2输入与门的输出端、第一2输入同或门的输出端，第二2选1数据选择器的控制端接位权为8的二进制进位，第二2选1数据选择器的0数据端端接第一2选1数据选择器的输出端，第二2选1数据选择器的1数据端端接第一2输入或门的输出端，第二2选1数据选择器输出第一ODDS数第四位数据，
第三2选1数据选择器、第三2输入与门、第四2输入与门、第二2输入或门、第三2输入或门构成编码转换得到第一ODDS数第三位数据的电路结构，第二2输入或门的输入端分别接位权为2的二进制进位的反相信号、位权为8的二进制位和，第三2输入与门的输入端分别接位权为2的二进制进位的反相信号、位权为8的二进制位和，第四2输入与门的输入端分别接位权为6的十进制本位、第二2输入或门的输出端，第三2输入或门的输入端分别接位权为6的十进制本位、第三2输入与门的输出端，第三2选1数据选择器的控制端接位权为8的二进制进位，第三2选1数据选择器的0数据端接第四2输入与门的输出端，第三2选1数据选择器的1数据端接第三2输入或门的输出端，第三2选1数据选择器输出第一ODDS数第三位数据，
第三2输入同或门、第四反相器、第四2选1数据选择器、第五2选1数据选择器、第六2选1数据选择器构成编码转换得到第一ODDS数第二位数据的电路结构，第三2输入同或门的输入端分别接位权为2的二进制进位、位权为8的二进制位和，第四2选1数据选择器的控制端接位权为6的十进制本位，第四2选1数据选择器的0数据端接位权为2的二进制进位，第四2选1数据选择器的1数据端和第四反相器的输入端均接第三2输入同或门的输出端，第五2选1数据选择器的控制端接位权为6的十进制本位，第五2选1数据选择器的0数据端接第四反相器的输出端，第五2选1数据选择器的1数据端接位权为2的二进制进位，第六2选1数据选择器的控制端接位权为8的二进制进位，第六2选1数据选择器的0数据端接第四2选1数据选择器的输出端，第六2选1数据选择器的1数据端接第五2选1数据选择器的输出端，第六2选1数据选择器输出第一ODDS数第二位数据，
第一2输入与非门、第二2输入与非门、3输入或与非门构成编码转换得到向高一十进制位的进位信号的电路结构，第一2输入与非门的输入端分别接位权为6的十进制本位、位权为8的二进制进位，3输入或与非门的输入端分别接位权为6的十进制本位、位权为8的二进制进位、位权为8的二进制位和，第二2输入与非门的输入端分别接第一2输入与非门的输出端、3输入或与非门的输出端，第二2输入与非门输出高一十进制位的进位信号。
5.根据权利要求3所述一种基于冗余ODDS数的十进制3:2压缩器，其特征在于，对第一级压缩模块压缩得到的数值范围为[0,12]的数据进行BCD8421编码转换得到第二ODDS数通过包含两个2输入与门、一个2输入或门、一个3输入与门、四个2输入异或门和一个2选1数据选择器的编码转换方块B实现，其中，
第一2输入异或门的输入端分别接第一级压缩模块输出的位权为1的低一十进制位传递来的进位、位权为1的二进制位和，第一2输入异或门输出第二ODDS数第一位数据，
第五2输入与门和第二2输入异或门构成编码转换得到第二ODDS数第二位数据的电路结构，第五2输入与门的输入端分别接第一级压缩模块输出的传递至高一十进制位的二进制进位、位权为1的二进制位和，第二2输入异或门的输入端分别接第五2输入与门的输出端、位权为2的二进制位和，第二2输入异或门输出第二ODDS数的第二位数据，
3输入与门、第三2输入异或门、第四2输入异或门构成编码转换得到第二ODDS数的第二位数据的电路结构，3输入与门的输入端分别接第一级压缩模块输出的低一十进制位传递来的进位、位权为1的二进制位和、位权为2的二进制位和，第三2输入异或门的输入端分别接3输入与门的输出端、位权为4的二进制位和，第四2输入异或门的输入端分别接第三2输入异或门的输出端、位权为4的二进制进位，第四22输入异或门输出第二ODDS数的第三位数据，
第四2输入或门、第六2输入与门、第七2选1数据选择器构成编码转换得到第二ODDS数第四位数据的电路结构，第四2输入或门的输入端分别接3输入与门的输出端、位权为4的二进制进位，第六2输入与门的输入端分别接3输入与门的输出端、位权为4的二进制进位，第七2选1数据选择器的控制端接位权为4的二进制位和，第七2选1数据选择器的0数据端接第六2输入与门的输出端，第七2选1数据选择器的1数据端接第四或门的输出端，第七2选1数据选择器输出第二ODDS的第四位数据。
6.根据权利要求1所述一种基于冗余ODDS数的十进制3:2压缩器，其特征在于，第一级压缩模块由四个二进制3:2压缩器构成。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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