CN217034731U - 选择控制器及运算电路及芯片 - Google Patents
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Abstract
本实用新型提供了一种选择控制器及运算电路和芯片，其特征在于，包括置0选择控制模块，用于输出置零选通控制信号；正1倍选择控制模块，输出用于表征部分积为被乘数乘以正1的正1倍选通控制信号；负1倍选择控制模块，输出用于表征部分积为被乘数乘以负1的负1倍选通控制信号；正2倍选择控制模块，输出用于表征部分积为被乘数乘以正2的正2倍选通控制信号；负2倍选择控制模块，输出用于表征部分积为被乘数乘以负2的负2倍选通控制信号；符号位选择控制模块，输出用于表征部分积为被乘数乘以负数倍的符号位选通控制信号。
Description
技术领域
本实用新型涉及电路领域，尤其涉及一种选择控制器及运算电路及芯片。
背景技术
基4Booth乘法器是数字电路设计中常用电路之一，例如，基4Booth乘法器常常用于中央处理器(central processing unit，CPU)、图形处理器(graphics processingunit，GPU)等复杂逻辑芯片，也常常用于微控制单元(Microcontroller Unit，MCU)、现场可编程门阵列(Field Programmable Gate Array，FPGA)等综合性设计芯片。一般地，乘法运算可以分为三个步骤：部分积生成、部分积压缩至两行向量、最后将两行向量再相加。在部分积生成中，通常采用基4-Booth 编码，基4-Booth编码可使乘法器的部分积数量减少一半。
因此，如何快速生成基4-Booth编码中部分积，进而提升基4-Booth编码乘法器整体性能，成为亟待解决的技术问题。
发明内容
有鉴于此，本实用新型提供了一种选择控制器及运算电路及芯片，用以克服上述全部或部分技术缺陷。
第一方面，本实用新型提供了一种选择控制器，其特征在于，包括：
置0选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1 个比特位均为有效时，输出用于表征部分积置零的置零选通控制信号，其中，所述乘数和所述被乘数为N位二进制数，当所述乘法器为带符号位的乘法器时， N为大于1且小于31的整数，当所述乘法器为不带符号位的乘法器时，N为大于1且小于32的整数，i为大于或等于0且小于或等于N-1的整数；所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i-1个比特位与被乘数的乘积；
正1倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1 个比特位分别为低电平、高电平及低电平，或者分别为低电平、低电平及高电平时，输出用于表征部分积为被乘数乘以正1的正1倍选通控制信号；
负1倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1 个比特位分别为高电平、高电平及低电平，或者分别为高电平、低电平及高电平时，输出用于表征部分积为被乘数乘以负1的负1倍选通控制信号；
正2倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1 个比特位分别为低电平、高电平及高电平时，输出用于表征部分积为被乘数乘以正2的正2倍选通控制信号；
负2倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第 i-1个比特位分别为高电平、低电平及低电平时，输出用于表征部分积为被乘数乘以负2的负2倍选通控制信号；
符号位选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第 i-1个比特位分别为高电平、高电平及低电平，或者分别为高电平、低电平及高电平，或者分别为高电平、低电平及低电平时，输出用于表征部分积为被乘数乘以负数倍的符号位选通控制信号。
第二方面，本申请提供了一种运算电路，所述运算电路包括根据第一方面任一实施例提供的选择控制器。
第三方面，本申请提供了一种芯片，所述芯片包括根据第二方面任一实施例提供的运算电路。
本实用新型提供了一种选择控制器及运算电路和芯片，由于选择控制器包括用于输出置零选通控制信号的置0选择控制模块、用于输出表征部分积为被乘数乘以正1的正1倍选通控制信号的正1倍选择控制模块、用于输出表征部分积为被乘数乘以负1的负1倍选通控制信号的负1倍选择控制模块、用于输出表征部分积为被乘数乘以正2的正2倍选通控制信号的正2倍选择控制模块、用于输出用于表征部分积为被乘数乘以负2的负2倍选通控制信号的负2倍选择控制模块、以及用于输出表征部分积为被乘数乘以负数倍的符号位选通控制信号的符号位选择控制模块，通过置0选择控制模块、正1倍选择控制模块、负1倍选择控制模块、正2倍选择控制模块以及负2倍选择控制模块可以涵盖乘数的第i+1个比特位、第i个比特位和第i-1个比特位各种取值时部分积的输出情况，由此可以实现各乘数与被乘数部分积的并行化的直接选通，而不用进行多次分步运算，由此可以缩短整个计算过程的时长，提高计算速度。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本实用新型的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比值绘制的。附图中：
图1为本实用新型提供的一种选择控制器的结构示意图；
图2为本实用新型提供的一种选择控制器中基4-Booth编码方法的部分积的表格；
图3为本实用新型提供的一种选择控制器的中置0选择控制模块的结构示意图；
图4为本实用新型提供的一种选择控制器的中正1倍选择控制模块的结构示意图；
图5为本实用新型提供的一种选择控制器的中负1倍选择控制模块的结构示意图；
图6为本实用新型提供的一种选择控制器的中正2倍选择控制模块的结构示意图；
图7为本实用新型提供的一种选择控制器的中负2倍选择控制模块的结构示意图；
图8为本实用新型提供的一种选择控制器的中符号位选择控制模块的结构示意图。
具体实施方式
下面结合本发明实施例附图进一步说明本发明实施例具体实现。
实施例一
图1为本实用新型提供的一种选择控制器的结构示意图。本实施例的选择控制器可以为独立的硬件电路结构，也可以为芯片或微处理器等其他器件的基础电路单元结构。如图1所示，本实用新型提供的选择控制器包括置0选择控制模块101、正1倍选择控制模块102、负1倍选择控制模块103、正2倍选择控制模块104、负2倍选择控制模块105以及符号位选择控制模块106。所述乘数和所述被乘数为N位二进制数，当所述乘法器为带符号位的乘法器时，N 为大于1且小于31的整数，当所述乘法器为不带符号位的乘法器时，N为大于1且小于32的整数。
基4-Booth编码方法的部分积如图2所示，乘数B每相邻的三位共有八种组合方式，不同的组合形式分别代表部分积选择是0，±A，±2A之中的一种，其中A代表被乘数。其中，置0选择控制模块101用来实现部分积为零时的选通控制信号，正1倍选择控制模块102用来实现部分积为被乘数自身时的选通控制信号，负1倍选择控制模块103用来实现部分积为被乘数自身对应负数时的选通控制信号，正2倍选择控制模块104用来实现部分积为被乘数乘以2倍时的选通控制信号，负2倍选择控制模块10用来实现部分积为被乘数乘以-2 倍时的选通控制信号，符号位选择控制模块106用来实现部分积为负数时的选通控制信号。
具体地，置0选择控制模块101用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位均为有效时,比如为高电平或者均为低电平时，输出用于表征部分积置零的置零选通控制信号。其中，i为大于或等于0且小于或等于 N-1的整数；所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i-1 个比特位与被乘数的乘积。例如，对于被乘数A和乘数B的置零选通控制信号可以表示为
具体地，正1倍选择控制模块用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及低电平，或者分别为低电平、低电平及高电平时，输出用于表征部分积为被乘数乘以正1的正1倍选通控制信号。例如，对于被乘数A和乘数B的正1倍选通控制信号可以表示为
可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，正1倍选通控制信号有时也可以被表示为
具体地，负1倍选择控制模块用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平，或者分别为高电平、低电平及高电平时，输出用于表征部分积为被乘数乘以负1的负1倍选通控制信号。例如，对于被乘数A和乘数B的负1倍选通控制信号可以表示为
可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，正1倍选通控制信号有时也可以被表示为
具体地，正2倍选择控制模块用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及高电平时，输出用于表征部分积为被乘数乘以正2的正2倍选通控制信号。例如，对于被乘数A和乘数B的正 2倍选通控制信号可以表示为
可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，正1倍选通控制信号有时也可以被表示为
具体地，负2倍选择控制模块用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及低电平时，输出用于表征部分积为被乘数乘以负2的负2倍选通控制信号。例如，对于被乘数A和乘数B的负 2倍选通控制信号可以表示为
可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，负2倍选通控制信号有时也可以被表示为
具体地，符号位选择控制模块用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平，或者分别为高电平、低电平及高电平，或者分别为高电平、低电平及低电平时，输出用于表征部分积为被乘数乘以负数倍的符号位选通控制信号。例如，对于被乘数A和乘数B的符号位选择控制模块可以表示为PROC_2A＝SELB_M1A·SELB_M2A。
本实用新型中，由于选择控制器包括用于输出置零选通控制信号的置0选择控制模块、用于输出表征部分积为被乘数乘以正1的正1倍选通控制信号的正1倍选择控制模块、用于输出表征部分积为被乘数乘以负1的负1倍选通控制信号的负1倍选择控制模块、用于输出表征部分积为被乘数乘以正2的正2 倍选通控制信号的正2倍选择控制模块、用于输出用于表征部分积为被乘数乘以负2的负2倍选通控制信号的负2倍选择控制模块、以及用于输出表征部分积为被乘数乘以负数倍的符号位选通控制信号的符号位选择控制模块，通过置 0选择控制模块、正1倍选择控制模块、负1倍选择控制模块、正2倍选择控制模块以及负2倍选择控制模块可以涵盖乘数的第i+1个比特位、第i个比特位和第i-1个比特位各种取值时部分积的输出情况，由此可以实现各乘数与被乘数部分积的并行化的直接选通，而不用进行多次分步运算，由此可以缩短整个计算过程的时长，提高计算速度。
实施例二
基于实施例一提供的选择控制器，进一步，本实施例提供了图1所示的选择控制器中的置0选择控制模块的结构示意图。
可选地，在本申请的一种具体的实现方式中，如图3所示，所述置0选择控制模块包括：第一逻辑与门、第二逻辑与门、第一逻辑或非门、第一逻辑非门以及第二逻辑非门；所述第一逻辑与门的输出及所述第二逻辑与门的输出分别作为第一逻辑或非门的输入；所述第一逻辑或非门的输出作为第一逻辑非门的输入；所述第一逻辑非门的输出作为所述第二逻辑非门的输入。所述第二逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位均为高电平且作为第一逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位均为低电平且作为第二逻辑与门的输入时，输出所述置零选通控制信号。需要特别说明的是，对于图3-图7中的电路结构均为示例性的结构，在具体实现时，各电路均可以有多种变形。如图3-图5中左侧由两个与门及一个或非门形成的与与或非门(其简化电路称为AOI22)除了用与门搭建还可以用其它逻辑门(如或非门)搭建，再如图3-图7中的两个连续级联的INV，其目的为了形成驱动buffer，并不是必须的结构，可以根据实际需要变形。
实施例三
基于实施例一提供的选择控制器，进一步，本实施例提供了图1所示的选择控制器中的正1倍选择控制模块的结构示意图。
可选地，在本申请的一种具体的实现方式中，如图4所示，所述正1倍选择控制模块包括：第三逻辑与门、第四逻辑与门、第二逻辑或非门、第三逻辑非门以及第四逻辑非门；所述第三逻辑与门的输出及所述第四逻辑与门的输出分别作为第二逻辑或非门的输入；所述第二逻辑或非门的输出作为第三逻辑非门的输入；所述第三逻辑非门的输出作为所述第四逻辑非门的输入。所述第三逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及低电平且作为第三逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、低电平及高电平且作为第四逻辑与门的输入时，输出第一正1倍选通控制信号。所述第四逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及低电平且作为第三逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、低电平及高电平且作为第四逻辑与门的输入时，输出第二正1倍选通控制信号。所述正1倍选通控制信号包括第一正1倍选通控制信号以及第二正1倍选通控制信号。需要特别说明的是，对于图4-图7中的各控制信号可以直接只生成SELB_1A及SEL_1A中的一个， SELB_M1A及SEL_M1A中的一个，SELB_2A及SEL_2A中的一个，SELB_M2A 及SEL_M2A中的一个，所以图4-图7中的两个方向器并不是必须的结构，可以根据需要变形。
实施例四
基于实施例一提供的选择控制器，进一步，本实施例提供了图1所示的选择控制器中的负1倍选择控制模块的结构示意图。
可选地，在本申请的一种具体的实现方式中，如图5所示，所述负1倍选择控制模块包括：第五逻辑与门、第六逻辑与门、第三逻辑或非门、第五逻辑非门以及第六逻辑非门；所述第五逻辑与门的输出及所述第六逻辑与门的输出分别作为第三逻辑或非门的输入；所述第三逻辑或非门的输出作为第五逻辑非门的输入；所述第五逻辑非门的输出作为所述第六逻辑非门的输入。所述第五逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平且作为第五逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及高电平且作为第六逻辑与门的输入时，输出第一负1倍选通控制信号。所述第六逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平且作为第五逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及高电平且作为第六逻辑与门的输入时，输出第二负1倍选通控制信号。所述负1倍选通控制信号包括第一负1倍选通控制信号以及第二负1倍选通控制信号。
实施例五
基于实施例一提供的选择控制器，进一步，本实施例提供了图1所示的选择控制器中的正2倍选择控制模块的结构示意图。
可选地，在本申请的一种具体的实现方式中，如图6所示，所述正2倍选择控制模块包括：第一逻辑与非门、第七逻辑非门以及第八逻辑非门；所述第一逻辑与非门的输出作为第七逻辑非门的输入；所述第七逻辑非门的输出作为所述第八逻辑非门的输入。所述第七逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及高电平且作为所述第一逻辑与非门的输入时，输出第一正2倍选通控制信号。所述第八逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及高电平且作为所述第一逻辑与非门的输入时，输出第二正2倍选通控制信号。所述正2倍选通控制信号包括第一正2倍选通控制信号以及第二正2倍选通控制信号。
实施例六
基于实施例一提供的选择控制器，进一步，本实施例提供了图1所示的选择控制器中的负2倍选择控制模块的结构示意图。
可选地，在本申请的一种具体的实现方式中，如图7所示，所述负2倍选择控制模块包括：第二逻辑与非门、第九逻辑非门以及第十逻辑非门；所述第二逻辑与非门的输出作为第九逻辑非门的输入；所述第九逻辑非门的输出作为所述第十逻辑非门的输入。所述第九逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及低电平且作为所述第二逻辑与非门的输入时，输出第一负2倍选通控制信号。所述第十逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及低电平且作为所述第二逻辑与非门的输入时，输出第二负2倍选通控制信号。所述负2倍选通控制信号包括第一负2倍选通控制信号以及第二负2倍选通控制信号。
实施例七
基于实施例一提供的选择控制器，进一步，本实施例提供了图1所示的选择控制器中的符号位选择控制模块的结构示意图。
可选地，在本申请的一种具体的实现方式中，如图8所示，所述符号位选择控制模块包括：第三逻辑与非门以及第十一逻辑非门；所述第三逻辑或非门的输出以及所述第二逻辑与非门的输出分别作为所述第三逻辑与非门的输入，所述第三逻辑与非门的输出作为第十一逻辑非门的输入。所述第十一逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平平、高电平及低电平，或者分别为高电平、低电平及高电平，或者分别为高电平、低电平及低电平时，输出所述符号位选通控制信号。
实施例八
本实用新型提供了一种运算电路，该运算电路包括根据前述实施例一和二中任一项提供的选择控制器。其原理与效果类似，此处不再赘述。
实施例九
本实用新型提供了一种芯片，该芯片包括根据前述实施例四提供的运算电路。其原理与效果类似，此处不再赘述。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
Claims (9)
1.一种选择控制器，其特征在于，包括：
置0选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位均为有效时，输出用于表征部分积置零的置零选通控制信号，其中，所述乘数和被乘数为N位二进制数，当乘法器为带符号位的乘法器时，N为大于1且小于31的整数，当所述乘法器为不带符号位的乘法器时，N为大于1且小于32的整数，i为大于或等于0且小于或等于N-1的整数；所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i-1个比特位与所述被乘数的乘积；
正1倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及低电平，或者分别为低电平、低电平及高电平时，输出用于表征部分积为所述被乘数乘以正1的正1倍选通控制信号；
负1倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平，或者分别为高电平、低电平及高电平时，输出用于表征部分积为所述被乘数乘以负1的负1倍选通控制信号；
正2倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及高电平时，输出用于表征部分积为所述被乘数乘以正2的正2倍选通控制信号；
负2倍选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及低电平时，输出用于表征部分积为所述被乘数乘以负2的负2倍选通控制信号；
符号位选择控制模块，用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平，或者分别为高电平、低电平及高电平，或者分别为高电平、低电平及低电平时，输出用于表征部分积为所述被乘数乘以负数倍的符号位选通控制信号。
2.根据权利要求1所述的选择控制器，其特征在于，所述置0选择控制模块包括：第一逻辑与门、第二逻辑与门、第一逻辑或非门、第一逻辑非门以及第二逻辑非门；所述第一逻辑与门的输出及所述第二逻辑与门的输出分别作为第一逻辑或非门的输入；所述第一逻辑或非门的输出作为第一逻辑非门的输入；所述第一逻辑非门的输出作为所述第二逻辑非门的输入；
所述第二逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位均为高电平且作为第一逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位均为低电平且作为第二逻辑与门的输入时，输出所述置零选通控制信号。
3.根据权利要求2所述的选择控制器，其特征在于，所述正1倍选择控制模块包括：第三逻辑与门、第四逻辑与门、第二逻辑或非门、第三逻辑非门以及第四逻辑非门；所述第三逻辑与门的输出及所述第四逻辑与门的输出分别作为第二逻辑或非门的输入；所述第二逻辑或非门的输出作为第三逻辑非门的输入；所述第三逻辑非门的输出作为所述第四逻辑非门的输入；
所述第三逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及低电平且作为第三逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、低电平及高电平且作为第四逻辑与门的输入时，输出第一正1倍选通控制信号；
所述第四逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及低电平且作为第三逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、低电平及高电平且作为第四逻辑与门的输入时，输出第二正1倍选通控制信号；
所述正1倍选通控制信号包括第一正1倍选通控制信号以及第二正1倍选通控制信号。
4.根据权利要求3所述的选择控制器，其特征在于，所述负1倍选择控制模块包括：第五逻辑与门、第六逻辑与门、第三逻辑或非门、第五逻辑非门以及第六逻辑非门；所述第五逻辑与门的输出及所述第六逻辑与门的输出分别作为第三逻辑或非门的输入；所述第三逻辑或非门的输出作为第五逻辑非门的输入；所述第五逻辑非门的输出作为所述第六逻辑非门的输入；
所述第五逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平且作为第五逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及高电平且作为第六逻辑与门的输入时，输出第一负1倍选通控制信号；
所述第六逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平且作为第五逻辑与门的输入时，或者在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及高电平且作为第六逻辑与门的输入时，输出第二负1倍选通控制信号；
所述负1倍选通控制信号包括第一负1倍选通控制信号以及第二负1倍选通控制信号。
5.根据权利要求4所述的选择控制器，其特征在于，所述正2倍选择控制模块包括：第一逻辑与非门、第七逻辑非门以及第八逻辑非门；所述第一逻辑与非门的输出作为第七逻辑非门的输入；所述第七逻辑非门的输出作为所述第八逻辑非门的输入；
所述第七逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及高电平且作为所述第一逻辑与非门的输入时，输出第一正2倍选通控制信号；
所述第八逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为低电平、高电平及高电平且作为所述第一逻辑与非门的输入时，输出第二正2倍选通控制信号；
所述正2倍选通控制信号包括第一正2倍选通控制信号以及第二正2倍选通控制信号。
6.根据权利要求5所述的选择控制器，其特征在于，所述负2倍选择控制模块包括：第二逻辑与非门、第九逻辑非门以及第十逻辑非门；所述第二逻辑与非门的输出作为第九逻辑非门的输入；所述第九逻辑非门的输出作为所述第十逻辑非门的输入；
所述第九逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及低电平且作为所述第二逻辑与非门的输入时，输出第一负2倍选通控制信号；
所述第十逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、低电平及低电平且作为所述第二逻辑与非门的输入时，输出第二负2倍选通控制信号；
所述负2倍选通控制信号包括第一负2倍选通控制信号以及第二负2倍选通控制信号。
7.根据权利要求6所述的选择控制器，其特征在于，所述符号位选择控制模块包括：第三逻辑与非门以及第十一逻辑非门；所述第三逻辑或非门的输出以及所述第二逻辑与非门的输出分别作为所述第三逻辑与非门的输入，所述第三逻辑与非门的输出作为第十一逻辑非门的输入；
所述第十一逻辑非门用于在乘数的第i+1个比特位、第i个比特位和第i-1个比特位分别为高电平、高电平及低电平，或者分别为高电平、低电平及高电平，或者分别为高电平、低电平及低电平时，输出所述符号位选通控制信号。
8.一种运算电路，其特征在于，所述运算电路包括根据权利要求1至7所述的选择控制器。
9.一种芯片，其特征在于，所述芯片包括根据权利要求8所述的运算电路。
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