CN217034730U - 多位选择器及运算电路及芯片 - Google Patents

Abstract

本申请实施例提供了一种多位选择器及运算电路及芯片，其特征在于，包括置零模块，用于输出用于使部分积为零的第一选择结果，所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i‑1个比特位与被乘数基于基4Booth乘法的乘积；第一反向传输选择门模块，用于输出用于使部分积为被乘数乘自身的第二选择结果；第一同向传输选择门模块，用于输出用于使部分积为被乘数乘‑1的第三选择结果；第二反向传输选择门模块，用于输出用于使部分积为被乘数乘2的第四选择结果；第二同向传输选择门模块，用于输出用于使部分积为被乘数乘‑2的第五选择结果；置零模块、第一反向传输选择门模块、第一同向传输选择门模块、第二反向传输选择门模块以及第二同向传输选择门模块通过同一线连接后与第一反相器连接。

Description

多位选择器及运算电路及芯片

技术领域

本申请实施例涉及电路领域，尤其涉及一种多位选择器及运算电路及芯片。

背景技术

基4Booth乘法器是数字电路设计中常用电路之一，例如，基4Booth乘法器常常用于中央处理器(central processing unit，CPU)、图形处理器(graphics processingunit，GPU)等复杂逻辑芯片，也常常用于微控制单元(Microcontroller Unit，MCU)、现场可编程门阵列(Field Programmable Gate Array，FPGA)等综合性设计芯片。一般地，乘法运算可以分为三个步骤：部分积生成、根据进位保持加法器(Carry Saved Adder)的原理对部分积进行压缩、最后根据进位传播加法器(Carry Propagate Adder)的原理将压缩后的部分积向量再相加。在部分积生成中，通常采用基4-Booth编码，基4-Booth编码可使乘法器的部分积数量减少一半。

因此，如何快速生成基4-Booth编码中部分积，进而提升基4-Booth编码乘法器整体性能，成为亟待解决的技术问题。

实用新型内容

有鉴于此，本申请实施例提供了一种多位选择器及运算电路及芯片，用以克服上述全部或部分技术缺陷。

第一方面，本申请实施例提供了一种多位选择器，其特征在于，包括：

置零模块，用于接收表征部分积置零的置零选通控制信号，输出用于使部分积为零的第一选择结果；其中，所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i-1个比特位与被乘数的乘积；所述乘数和所述被乘数为N 位二进制数，N为大于1且小于64的整数，i为大于或等于0且小于或等于N-1 的整数；

第一反向传输选择门模块，用于接收表征部分积为被乘数乘以正1的正1 倍选通控制信号，输出用于使部分积为被乘数乘自身的第二选择结果；

第一同向传输选择门模块，用于接收表征部分积为被乘数乘以负1的负1 倍选通控制信号，输出用于使部分积为被乘数乘-1的第三选择结果；

第二反向传输选择门模块，用于接收表征部分积为被乘数乘以正2的正2 倍选通控制信号，输出用于使部分积为被乘数乘2的第四选择结果；

第二同向传输选择门模块，用于接收表征部分积为被乘数乘以负2的负2 倍选通控制信号，输出用于使部分积为被乘数乘-2的第五选择结果；

所述多位选择器的输出包括第一选择结果、第二选择结果、第三选择结果、第四选择结果以及第五选择结果。

第二方面，本申请提供了一种运算电路，所述运算电路包括根据第一方面任一实施例提供的多位选择器。

第三方面，本申请提供了一种芯片，所述芯片包括根据第二方面任一实施例提供的运算电路。

本申请实施例提供了一种多位选择器及运算电路和芯片，由于多位选择器包括用于接收表征部分积置零的置零选通控制信号，输出用于使部分积为零的第一选择结果的置零模块、用于接收表征部分积为被乘数乘以正1的正1倍选通控制信号，输出用于使部分积为被乘数乘自身的第二选择结果的第一反向传输选择门模块、用于接收表征部分积为被乘数乘以负1的负1倍选通控制信号，输出用于使部分积为被乘数乘-1的第三选择结果的第一同向传输选择门模块、用于接收表征部分积为被乘数乘以正2的正2倍选通控制信号，输出用于使部分积为被乘数乘2的第四选择结果的第二反向传输选择门模块、用于接收表征部分积为被乘数乘以负2的负2倍选通控制信号，输出用于使部分积为被乘数乘-2的第五选择结果的第二同向传输选择门模块，通过置零模块、第一反向传输选择门模块、第一同向传输选择门模块、第二反向传输选择门模块以及，用于接收表征部分积为被乘数乘以负2的负2可以涵盖乘数的第i+1个比特位、第i个比特位和第i-1个比特位各种取值时部分积的输出情况，由此可以实现各乘数与被乘数部分积的并行化的直接选通，而不用进行多次分步运算，由此可以缩短整个计算过程的时长，提高计算速度。

附图说明

后文将参照附图以示例性而非限制性的方式详细描述本申请实施例的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比值绘制的。附图中：

图1为本申请实施例提供的一种多位选择器的结构示意图；

图2为本申请实施例提供的一种多位选择器中基4-Booth编码方法的部分积的表格；

图3为本申请实施例提供的一种多位选择器的电路结构图；

图4为本申请实施例提供的一种多位选择器的中第一反向传输选择门模块的结构示意图；

图5为本申请实施例提供的一种多位选择器的中第一同向传输选择门模块的结构示意图。

具体实施方式

下面结合本实用新型实施例附图进一步说明本实用新型实施例具体实现。

实施例一

图1为本申请实施例提供的一种多位选择器的结构示意图。本实施例的多位选择器可以为独立的硬件电路结构，也可以为芯片或微处理器等其他器件的基础电路单元结构。如图1所示，本申请实施例提供的多位选择器包括置零模块101、第一反向传输选择门模块102、第一同向传输选择门模块103、第二反向传输选择门模块104以及第二同向传输选择门模块105以及第一反相器106。置零模块101、第一反向传输选择门模块102、第一同向传输选择门模块103、第二反向传输选择门模块104以及第二同向传输选择门模块105通过同一线连接后与第一反相器106连接，所述反相器的输出端作为多位选择器的输出端。所述乘数和所述被乘数为N位二进制数，N为大于1且小于64的整数。其中，置零模块101、第一反向传输选择门模块102、第一同向传输选择门模块103、第二反向传输选择门模块104以及第二同向传输选择门模块105通过同一线连接，可以理解为通过“线与”的方式，共同连接到第一反相器106输入端。所谓“线与”，就是将多个具有高阻态的电路输出用同一线连接起来，实现“与”逻辑，该多种通路有且仅有一条通路会选通，使“线与“中选通该选通通路进行数据传输。由于除选通通路之外其他通路在不选通状态下都是高阻态，所以有切仅有该选通通路会进行数据传输。这是选择器的一种实现方式。本电实施例中，置零模块101、第一反向传输选择门模块102、第一同向传输选择门模块 103、第二反向传输选择门模块104以及第二同向传输选择门模块105的五条输出通路共同线与到第一反相器的输入端，且该五条输出通路在控制电路配合下，保证有且仅有一条通路选通，以此实现五选一选择器功能。通过这种三态逻辑并联，可以使面积大幅减小，以提升面积利用率。

基4-Booth编码方法的部分积如图2所示，乘数B每相邻的三位共有八种组合方式，不同的组合形式分别代表部分积选择是0，±A，±2A之中的一种，其中A代表被乘数。其中，置零模块101用于输出用于使部分积为零的第一选择结果，第一反向传输选择门模块102用于输出用于使部分积为被乘数乘自身的第二选择结果，第一同向传输选择门模块103用来输出用于使部分积为被乘数乘-1的第三选择结果，第二反向传输选择门模块104用来输出用于使部分积为被乘数乘-2的第四选择结果，第二同向传输选择门模块105用来输出用于使部分积为被乘数乘2的第五选择结果。

具体地，置零模块101用于接收表征部分积置零的置零选通控制信号，输出用于使部分积为零的第一选择结果。所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i-1个比特位与被乘数的乘积。其中，i为大于或等于 0且小于或等于N-1的整数。例如，对于被乘数A和乘数B的置零选通控制信号可以表示为

具体地，第一反向传输选择门模块，用于接收表征部分积为被乘数乘以正 1的正1倍选通控制信号，输出用于使部分积为被乘数乘自身的第二选择结果。例如，对于被乘数A和乘数B的正1倍选通控制信号可以表示为

可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，正1倍选通控制信号有时也可以被表示为

具体地，第一同向传输选择门模块，用于接收表征部分积为被乘数乘以负 1的负1倍选通控制信号，输出用于使部分积为被乘数乘-1的第三选择结果。例如，对于被乘数A和乘数B的负1倍选通控制信号可以表示为

可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，正1倍选通控制信号有时也可以被表示为

具体地，第二反向传输选择门模块，用于接收表征部分积为被乘数乘以正 2的正2倍选通控制信号，输出用于使部分积为被乘数乘2的第四选择结果。例如，对于被乘数A和乘数B的正2倍选通控制信号可以表示为

可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，正1倍选通控制信号有时也可以被表示为

具体地，第二同向传输选择门模块，用于接收表征部分积为被乘数乘以负 2的负2倍选通控制信号，输出用于使部分积为被乘数乘-2的第五选择结果。例如，对于被乘数A和乘数B的负2倍选通控制信号可以表示为

可选地，在本申请的一种实施例中，为了便于电路实现时的整体化布局，负2倍选通控制信号有时也可以被表示为

所述多位选择器的输出包括第一选择结果、第二选择结果、第三选择结果、第四选择结果以及第五选择结果。

本申请实施例中，由于多位选择器包括用于接收表征部分积置零的置零选通控制信号，输出用于使部分积为零的第一选择结果的置零模块、用于接收表征部分积为被乘数乘以正1的正1倍选通控制信号，输出用于使部分积为被乘数乘自身的第二选择结果的第一反向传输选择门模块、用于接收表征部分积为被乘数乘以负1的负1倍选通控制信号，输出用于使部分积为被乘数乘-1的第三选择结果的第一同向传输选择门模块、用于接收表征部分积为被乘数乘以正 2的正2倍选通控制信号，输出用于使部分积为被乘数乘2的第四选择结果的第二反向传输选择门模块、用于接收表征部分积为被乘数乘以负2的负2倍选通控制信号，输出用于使部分积为被乘数乘-2的第五选择结果的第二同向传输选择门模块，通过置零模块、第一反向传输选择门模块、第一同向传输选择门模块、第二反向传输选择门模块以及，用于接收表征部分积为被乘数乘以负2 的负2可以涵盖乘数的第i+1个比特位、第i个比特位和第i-1个比特位各种取值时部分积的输出情况，由此可以实现各乘数与被乘数部分积的并行化的直接选通，而不用进行多次分步运算，由此可以缩短整个计算过程的时长，提高计算速度。

实施例二

基于实施例一提供的多位选择器，进一步，本实施例提供了图1所示的多位选择器的电路结构示意图。

可选地，在本申请的一种具体的实现方式中，如图3所示，所述置零模块包括开关单元，所述开关单元的控制端用于接收置零选通控制信号，所述开关单元的第一端接地，所述开关单元的第二端通过第一反相器后作为所述多位选择器的输出端；所述开关单元用于在所述控制端收到所述置零选通控制信号时，导通所述第一端以及第二端。

所述负1倍选通控制信号包括取值相反的第一负1倍选通控制信号以及第二负1倍选通控制信号。所述第一同向传输选择门模块包括：第一传输门；所述第一传输门的使能端连接所述第一负1倍选通控制信号或者/并且所述第二负1倍选通控制信号，所述第一传输门的数据端输入端连接所述被乘数，所述第一传输门的数据端输出端连接所述第一反相器。

所述正1倍选通控制信号包括取值相反的第一正1倍选通控制信号以及第二正1倍选通控制信号；所述第一反向传输选择门模块包括：第二三态反相器，所述第二三态反相器的使能端连接所述第一正1倍选通控制信号或者/并且所述第二正1倍选通控制信号，所述第二三态反相器的数据端输入端连接所述被乘数，所述第二三态反相器的数据端输出端连接所述第一反相器。

所述负2倍选通控制信号包括取值相反的第一负2倍选通控制信号以及第二负2倍选通控制信号。所述第二同向传输选择门模块包括：第三传输门；所述第三传输门的使能端连接所述第一负2倍选通控制信号或者/并且所述第二负2倍选通控制信号，所述第三传输门的数据端输入端通过跳线连接所述被乘数高位移1位后的数据，所述第三传输门的数据端输出端连接所述第一反相器。

所述正2倍选通控制信号包括取值相反的第一正2倍选通控制信号以及第二正2倍选通控制信号。所述第二反向传输选择门模块包括：第四三态反相器，所述第四三态反相器的使能端连接所述第一正2倍选通控制信号或者/并且所述第二正2倍选通控制信号，所述第四三态反相器的数据端输入端通过跳线连接所述被乘数高位移1位后的数据，所述第四三态反相器的数据端输出端连接所述第一反相器。

具体地，所述第一反相器、所述第二反相器、所述第三反相器、所述第四反相器以及所述第五反相器的结构可以相同。

因为输出反向单元P7/N7构成的反相器，所以正向传输门结合第一反相器构成取反，反向传输门结合第一反相器构成取正。可以理解的是，如果输出单元使用正向缓冲器，也就是偶数级级联的反向器，则本实施例中可以将M1A/1A，以及M2A/2A控制信号互换，同时PMOS上拉置零模块，可以该成NMOS下拉置0模块，同时控制SELB_0取反该成SEL_0即可。

实施例三

基于实施例一提供的多位选择器，进一步，本实施例提供了图1所示的多位选择器中的所述第一同向传输选择门模块的结构示意图。

可选地，在本申请的一种具体的实现方式中，如图4所示，所述第一同向传输选择门模块包括：依次连接的第二反相器以及第一三态反相器，所述第一三态反相器的使能端连接所述第一负1倍选通控制信号或者/并且所述第二负1 倍选通控制信号，所述第二反相器的输入端连接所述被乘数，所述第一三态反相器的数据端输出端连接所述第一反相器。

具体操作时，乘2相当于高位移1位，可以通过外部连线跳线实现。图4 所示具体为第一同向传输选择门模块的结构，第二同向传输选择门模块可以包括：依次连接的第四反相器以及第三三态反相器，所述第三三态反相器的使能端连接所述第一负2倍选通控制信号或者/并且所述第二负2倍选通控制信号，所述第四反相器的输入端通过跳线连接所述被乘数高位移1位后的数据，所述第三三态反相器的数据端输出端连接所述第一反相器。

实施例四

基于实施例一提供的多位选择器，进一步，本实施例提供了图1所示的多位选择器中的第一反向传输选择门模块的结构示意图。

可选地，在本申请的一种具体的实现方式中，如图5所示，所述第一反向传输选择门模块包括：依次连接的第三反相器以及第二传输门；所述第二传输门的使能端连接所述第一正1倍选通控制信号或者/并且所述第二正1倍选通控制信号，所述第三反相器的输入端连接所述被乘数，所述第二传输门的数据端输出端连接所述第一反相器。

所述第二反向传输选择门模块可以采用如图5所示的第一反向传输选择门类似结构。具体地，所述第二反向传输选择门模块包括：依次连接的第五反相器以及第四传输门。所述第四传输门的使能端连接所述第一正2倍选通控制信号或者/并且所述第二正2倍选通控制信号，所述第五反相器的输入端通过跳线连接所述被乘数高位移1位后的数据，所述第四传输门的数据端输出端连接所述第一反相器。

实施例五

本申请实施例提供了一种运算电路，该运算电路包括根据前述实施例一和二中任一项提供的多位选择器。其原理与效果类似，此处不再赘述。

实施例六

本申请实施例提供了一种芯片，该芯片包括根据前述实施例四提供的运算电路。其原理与效果类似，此处不再赘述。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (9)

1.一种多位选择器，其特征在于，所述多位选择器包括：

置零模块，用于接收表征部分积置零的置零选通控制信号，输出用于使部分积为零的第一选择结果；其中，所述部分积用于表征乘数的第i+1个比特位、第i个比特位和第i-1个比特位与被乘数的乘积；所述乘数和所述被乘数为N位二进制数，N为大于1且小于64的整数，i为大于或等于0且小于或等于N-1的整数；

第一反向传输选择门模块，用于接收表征部分积为被乘数乘以正1的正1倍选通控制信号，输出用于使部分积为被乘数乘自身的第二选择结果；

第一同向传输选择门模块，用于接收表征部分积为被乘数乘以负1的负1倍选通控制信号，输出用于使部分积为被乘数乘-1的第三选择结果；

第二反向传输选择门模块，用于接收表征部分积为被乘数乘以正2的正2倍选通控制信号，输出用于使部分积为被乘数乘2的第四选择结果；

第二同向传输选择门模块，用于接收表征部分积为被乘数乘以负2的负2倍选通控制信号，输出用于使部分积为被乘数乘-2的第五选择结果；以及，

第一反相器；所述置零模块、第一反向传输选择门模块、第一同向传输选择门模块、第二反向传输选择门模块以及第二同向传输选择门模块通过同一线连接后与第一反相器连接。

2.根据权利要求1所述的多位选择器，其特征在于，所述置零模块包括开关单元，所述开关单元的控制端用于接收置零选通控制信号，所述开关单元的第一端接地，所述开关单元的第二端通过第一反相器后作为所述多位选择器的输出端；

所述开关单元用于在所述控制端收到所述置零选通控制信号时，导通所述第一端以及第二端。

3.根据权利要求1所述的多位选择器，其特征在于，所述负1倍选通控制信号包括取值相反的第一负1倍选通控制信号以及第二负1倍选通控制信号；

所述第一同向传输选择门模块包括：第一传输门；所述第一传输门的使能端连接所述第一负1倍选通控制信号或者/并且所述第二负1倍选通控制信号，所述第一传输门的数据端输入端连接所述被乘数，所述第一传输门的数据端输出端连接所述第一反相器；或者，

所述第一同向传输选择门模块包括：依次连接的第二反相器以及第一三态反相器，所述第一三态反相器的使能端连接所述第一负1倍选通控制信号或者/ 并且所述第二负1倍选通控制信号，所述第二反相器的输入端连接所述被乘数，所述第一三态反相器的数据端输出端连接所述第一反相器。

4.根据权利要求1所述的多位选择器，其特征在于，所述正1倍选通控制信号包括取值相反的第一正1倍选通控制信号以及第二正1倍选通控制信号；

所述第一反向传输选择门模块包括：依次连接的第三反相器以及第二传输门；所述第二传输门的使能端连接所述第一正1倍选通控制信号或者/并且所述第二正1倍选通控制信号，所述第三反相器的输入端连接所述被乘数，所述第二传输门的数据端输出端连接所述第一反相器；或者，

所述第一反向传输选择门模块包括：第二三态反相器，所述第二三态反相器的使能端连接所述第一正1倍选通控制信号或者/并且所述第二正1倍选通控制信号，所述第二三态反相器的数据端输入端连接所述被乘数，所述第二三态反相器的数据端输出端连接所述第一反相器。

5.根据权利要求4所述的多位选择器，其特征在于，所述负2倍选通控制信号包括取值相反的第一负2倍选通控制信号以及第二负2倍选通控制信号；

所述第二同向传输选择门模块包括：第三传输门；所述第三传输门的使能端连接所述第一负2倍选通控制信号或者/并且所述第二负2倍选通控制信号，所述第三传输门的数据端输入端通过跳线连接所述被乘数高位移1位后的数据，所述第三传输门的数据端输出端连接所述第一反相器；或者，

所述第二同向传输选择门模块包括：依次连接的第四反相器以及第三三态反相器，所述第三三态反相器的使能端连接所述第一负2倍选通控制信号或者/并且所述第二负2倍选通控制信号，所述第四反相器的输入端通过跳线连接所述被乘数高位移1位后的数据，所述第三三态反相器的数据端输出端连接所述第一反相器。

6.根据权利要求5所述的多位选择器，其特征在于，所述正2倍选通控制信号包括取值相反的第一正2倍选通控制信号以及第二正2倍选通控制信号；

所述第二反向传输选择门模块包括：依次连接的第五反相器以及第四传输门；所述第四传输门的使能端连接所述第一正2倍选通控制信号或者/并且所述第二正2倍选通控制信号，所述第五反相器的输入端通过跳线连接所述被乘数高位移1位后的数据，所述第四传输门的数据端输出端连接所述第一反相器；或者，

所述第二反向传输选择门模块包括：第四三态反相器，所述第四三态反相器的使能端连接所述第一正2倍选通控制信号或者/并且所述第二正2倍选通控制信号，所述第四三态反相器的数据端输入端通过跳线连接所述被乘数高位移1位后的数据，所述第四三态反相器的数据端输出端连接所述第一反相器。

7.根据权利要求6所述的多位选择器，其特征在于，所述第一反相器所述第三反相器、所述第四反相器以及所述第五反相器的结构相同。

8.一种运算电路，其特征在于，所述运算电路包括根据权利要求1至7所述的多位选择器。

9.一种芯片，其特征在于，所述芯片包括根据权利要求8所述的运算电路。

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