JP4408727B2 - ディジタル回路 - Google Patents

Description

本発明は、ディジタル回路に関するものである。

近年携帯端末の発展に伴いデータ処理の高速化が不可欠となっており、携帯端末に搭載されるRISC CPUの演算処理に対しても高速化が要求されている。例えば携帯端末において写真画像（JPEG）の圧縮・伸長をする際には、DCT／量子化／逆量子化技術が用いられるが、このとき乗算の高速化が要求される。

通常RISC CPUの乗算には、バレルシフタと加算器を用いる方法と、乗算器を用いる方法とがあり、プログラムコンパイラが乗数に応じてどちらの方法がより高速かを判断し決定する。バレルシフタと加算器を使用して実行する場合は、例えばある数Aに対し乗数が2^m+1(m≧1)であるような場合で、このときある数Aをバレルシフタでmビット左シフトして２^m・Aを作成し、加算器で２^m・A＋Aを実行し解を得る。通常RISC CPUのバレルシフタおよび加算器のレイテンシはそれぞれ１クロック・サイクルなので、この乗算のレイテンシは２クロック・サイクルとなる。乗算器のレイテンシは３クロック・サイクルなので、バレルシフタと加算器を用いた場合の方が乗算器を用いた場合よりも１クロック・サイクル高速化できる。

ARM CPUは１クロック・サイクルで実行するようにバレルシフタと加算器を直列接続し、バレルシフタと加算器を用いる方法のレイテンシを低減させて乗算の高速化を行っている。これにより、先ほどの乗算が１クロック・サイクルで実現可能となる。またある数Aに対し乗数が2^m+n+2^m+2ⁿ+1=(2^m+1)(2ⁿ+1)である場合の乗算についても２クロック・サイクルで実現可能となる。
特開２０００−１６３２５１号公報

ところが、バレルシフタと加算器は遅延が大きいので、このパスがクリティカルとなる場合が多い（図５参照）。

本発明は、上記事情に鑑みてなされたものであり、乗算演算の高速化を図ることのできるディジタル回路を提供することを目的としている。

上記課題を解決するために、本発明によるディジタル回路は、ビット数がｍである２つの信号ａ，ｂ（０≦ａ，ｂ≦２^ｍ−１）のうち前記信号ａを入力し、前記信号ａと、０から２^ｍ−１までの２^ｍ個の値それぞれとについて、桁上げ生成項Ｇ_ｉ（０≦ｉ≦２^ｍ−１）、桁上げ伝搬項Ｐ_ｉおよび和Ｓ_ｉを計算し、出力する計算部と、ビット数がｎである入力信号を所定のビット数だけシフトして、前記信号ｂを含む出力信号を出力するバレルシフタと、前記計算部により計算された前記桁上げ生成項Ｇ_ｉ、前記桁上げ伝搬項Ｐ_ｉおよび前記和Ｓ_ｉならびに前記信号ｂを入力し、ｉ＝ｂのときの前記桁上げ生成項Ｇ_ｂ、前記桁上げ伝搬項Ｐ_ｂおよび前記和Ｓ_ｂを選択し、出力する選択部と、を備え、前記計算部による計算の一部と前記バレルシフタによる前記シフトとが同時に実行され、前記選択部は、桁上げ入力を０とした場合の前記和Ｓ _ｂ である和Ｓ０ _ｂ と、桁上げ入力を１とした場合の前記和Ｓ _ｂ である和Ｓ１ _ｂ とを、それぞれ出力することを特徴とする。

このディジタル回路において計算部は、信号ｂの値に関わらず、信号ｂの取り得る値すべてについて信号ａとの間で演算を行う。そして、選択部において、これらの演算結果のうち正しいものが選択されることになる。このため、このディジタル回路を加算器の一部に用い、信号ｂをバレルシフタの出力に接続した場合、加算演算の一部とバレルシフタによる動作とを同時に実行することができる。したがって、乗算演算の高速化を図ることのできるディジタル回路が実現される。

これに対して、バレルシフタと加算器を直列接続した従来の回路では、バレルシフタの出力を待ってから加算演算を行わざるを得ないため、乗算演算の高速化の面で不充分である。

選択部は、桁上げ入力を０とした場合の和Ｓ_ｂである和Ｓ０_ｂと、桁上げ入力を１とした場合の和Ｓ_ｂである和Ｓ１_ｂとを、それぞれ出力してもよい。この場合、キャリー入力が計算されるのを待たずして、加算結果（和Ｓ_ｂまたは和Ｓ１_ｂ）の演算を行うことができる。したがって、乗算演算の一層の高速化を図ることのできるディジタル回路が実現される。

本発明によるディジタル回路は、桁上げ生成項Ｇ_ｂおよび桁上げ伝搬項Ｐ_ｂを入力し、桁上げ入力を計算し、出力する桁上げ計算部と、桁上げ計算部により計算された桁上げ入力に応じて、和Ｓ０_ｂおよび和Ｓ１_ｂのうち一方を選択し、出力する第２選択部と、を更に備えていてもよい。この場合、乗算演算の高速化を図ることのできる加算回路が実現される。

本発明によるディジタル回路は、選択部に入力される信号ｂを出力するバレルシフタを備えるので、乗算演算を高速に実行することのできる乗算回路が実現される。
また、本発明の他の態様であるディジタル回路は、第１のビット数を有する信号を所定のビット数だけシフトした信号であって前記第１のビット数を有する第１の出力信号を出力するバレルシフタと、前記第１のビット数より少ない第２のビット数を有する第１の入力信号および前記第１の出力信号を構成するビットの一部であって前記第２のビット数を有する第２の入力信号を入力すると共に、前記第１の入力信号を前記第２のビット数を有する信号が取りうる値のそれぞれに対して加算した結果のそれぞれの中から、前記第２の入力信号に対応する一の結果を選択的に出力する計算回路と、を有し、前記計算回路が行う前記加算の一部と前記バレルシフタが行う前記シフトが同時に実行されることを特徴とする。

本発明によれば、乗算演算の高速化を図ることのできるディジタル回路が実現される。

以下、図面を参照しつつ、本発明によるディジタル回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１は、本発明によるディジタル回路の一実施形態を示す図である。この回路は、入力信号Ａ[n-1:0]、ＳＨ[log₂n-1:0]、ＤＡＴ[n-1:0]と、前記信号ＤＡＴを前記信号ＳＨビットだけシフトしたデータＢ[n-1:0]を出力するバレルシフタと、Ａ，Ｂのそれぞれの桁をｍビット毎のグループに分けて、Ｇ，Ｐ，キャリー入力がＨのときの加算結果ＳＵＭ０およびキャリー入力がＬのときの加算結果ＳＵＭ１を計算するグループＧ・Ｐ・ＳＵＭ計算段と、前記グループ毎のキャリーを計算するキャリー計算回路と、前記グループ毎に計算されたＳＵＭ０，ＳＵＭ１をキャリー計算回路が出力した各キャリーにより選択するＳＵＭ選択段からなる。

グループＧ・Ｐ・ＳＵＭ計算段は構成が複雑であるので最初グループＧ・Ｐ・ＳＵＭ計算段を構成するｋ＋１個（ｋはｎとｍの商）のグループＧ・Ｐ・ＳＵＭ計算回路について説明し、次にグループＧ・Ｐ・ＳＵＭ計算段、キャリー計算回路、ＳＵＭ選択段の順に詳細構成を述べる。

グループＧ・Ｐ・ＳＵＭ計算回路はｍビット単位でＡ，Ｂを入力する入力端子a,bと、グループ桁上げ生成項、グループ桁上げ伝搬項、下位からのキャリー入力がＬのときの加算結果、下位からのキャリー入力がＨのときの加算結果を出力する出力端子Gb,Pb,SUM0,SUM1を持つ。このグループＧ・Ｐ・ＳＵＭ計算回路は、図２に示すように、G・Ｐ計算回路（図８参照）と加算器で構成される2^m個のモジュール（以下、Ｇ・Ｐ・ＳＵＭ計算素子という）と４個のセレクタで構成される。

第１のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａと０との演算結果Ｇ、ＰおよびＳＵＭをG₀,P₀,SUM₀として出力する。第２のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａと１との演算結果Ｇ、ＰおよびＳＵＭをG₁,P₁,SUM₁として出力する。第3のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａと２との演算結果Ｇ、ＰおよびＳＵＭをG₂,P₂,SUM₂として出力する。第i(1≦i≦2^m)のＧ・Ｐ・ＳＵＭ計算素子は前記入力端子ａとi-1との演算結果G,PおよびＳＵＭをG_i-1,P_i-1,SUM_i-1として出力する。第2^mのＧ・Ｐ・ＳＵＭを

として出力する。４個のセレクタは入力信号ｂによって表１に基づき値を選択する。

以下図１の回路を構成する各部の詳細構成を説明する。

Ｇ・Ｐ・ＳＵＭ計算段は前記入力信号ＡのA[m-1:0]（m≦n）と前記シフトしたデータB[m-1:0]をそれぞれ入力端子a,bで受け、グループ桁上げ生成項Ｇ_0,m-1,グループ桁上げ伝搬項Ｐ_0,m-1, 下位からのキャリー入力がＬのときの加算結果ＳUM0₀および下位からのキャリー入力がＨのときの加算結果ＳUM1₀を出力する前記グループＧ・Ｐ・SUM計算回路0と、 A[2m-1:m]とB[2m-1:m]とのグループ桁上げ生成項Ｇ_m,2m-1,グループ桁上げ伝搬項Ｐ_m,2m-1, 下位からのキャリー入力がＬのときの加算結果ＳUM0₁および下位からのキャリー入力がＨのときの加算結果ＳUM1₁を出力する第2のグループＧ・Ｐ・Ｓｕｍ計算回路1と、A[im-1:(i-1)m]とB[im-1:(i-1)m]とのグループ桁上げ生成項Ｇ_im,(i+1)m-1,グループ桁上げ伝搬項Ｐ_im,(i+1)m-1, 下位からのキャリー入力がＬのときの加算結果ＳUM0_iおよび下位からのキャリー入力がＨのときの加算結果ＳUM1_iを出力するグループＧ・Ｐ・Ｓｕｍ計算回路iと(0≦i≦k) (kはnとｍの商)、A[n-1: km]とB[n-1:km]とのグループ桁上げ生成項Ｇ_km,n-1,グループ桁上げ伝搬項Ｐ_km,n-1, 下位からのキャリー入力がＬのときの加算結果ＳUM0_kおよび下位からのキャリー入力がＨのときの加算結果ＳUM1_kを出力するグループＧ・Ｐ・Ｓｕｍ計算回路kとからなる。

キャリー計算回路には例えば従来例同様CLA（Carry Look Ahead）回路を使用する。キャリー計算回路はＧ_0,m-1,Ｐ_0,m-1と加算器のキャリー入力c₀を受けて下記数式９に従ってm桁目へのキャリー入力c_mを出力し、G_im,(i+1)m-1,P_im,(i+1)m-1,c₀を受けて２ｍ桁目へのキャリー入力c_imを出力し、G_km,n-1,P_km,n-1、c₀を受けて加算器のキャリー出力c_kmを出力する。

ＳＵＭ選択段はSUM0₀,SUM1₀,c₀を受けてc₀がＬのときはSUM0₀を、c₀がＨのときはSUM1₀を出力するセレクタSEL０と、 SUM0₁,SUM1₁,c_mを受けてc_mがＬのときはSUM0₁を、c_mがＨのときはSUM1₁を出力するセレクタSEL1と、 SUM0_i,SUM1_i,c_imを受けてc_imがＬのときはSUM0_iを、c_imがＨのときはSUM1_iを出力するSELi (0≦i≦k)と、SUM0_k,SUM1_k,c_kを受けてc_kがＬのときはSUM0_kを、c_kがＨのときはSUM1_kを出力するセレクタSELkとからなる。

なお、上記実施形態においては、各グループＧ・Ｐ・ＳＵＭ計算回路に４個のセレクタが設けられ、そのうち２個のセレクタがそれぞれキャリー入力がＬのときの加算結果及びキャリー入力がＨのときの加算結果を出力する構成を示したが、各Ｇ・Ｐ・ＳＵＭ計算素子の出力をそのまま出力する構成としてもよい。すなわち、セレクタは、Ｇ・Ｐ・ＳＵＭ計算素子においてすべてのi(0≦i≦2^m-1)について演算したＳＵＭ_iの中から、入力信号ｂに対応するＳＵＭ_ｂを選択し出力するものであってもよい。

以下、図１の回路と従来技術に係る回路との間で、遅延時間の差を求める。そのために、まずは、従来技術においてバレルシフタと加算器を直列接続した場合(図５参照)のクリティカルパス遅延について論じる。

（バレルシフタの遅延）
ｎビットシフタについて、入力データ信号をa,入力シフトデータ信号をsh,左/右シフト選択信号をsel,出力信号をｂとすると、ｂは以下式となる。

ここで<<は左シフト、>>は右シフトを表す。ここでshをｎビット信号としsh_iを第ｉ桁目のshとすると以下のようにshは展開できる。

数式１、数式２よりｂは以下のように展開できる。

バレルシフタは数式３を元にshのビットごとにシフト量を決定する回路を構成している。

以下に左シフト用nビットバレルシフタの構成(図６)と動作を示す。nビットバレルシフタは、バレルシフタのnビット入力データ信号A[n-1:0],ｍビットシフト量入力データSH[m-1:0](m=log2n)、シフト出力データ信号B[n-1]、第１のシフト回路、第２のシフト回路、第ｍのシフト回路からなる。第１のシフト回路は、SH[0]がHのときA[m-1:0]の１ビットシフトした値を、Ｌの時はそのままの値を出力信号dat₁[n-1:0]に出力する。第２のシフト回路は、SH[1]がHのときdat₂[n-1:0]の２ビットシフトした値を、Ｌの時はそのままの値をdat₂[n-1:0]に出力する。第ｍのシフト回路は、SH[m-1]=Hのときdat_m-1[n-1:0]の入力データをｍビットシフトした値を、SH[m-1]=Lのときはそのままの値をdat_m[n-1:0]に出力する。

それぞれのシフト回路はビットごとに図７の回路を用いて構成している。図７の回路は入力信号a,b,cと出力信号dで、

という論理を構成している。

第１のシフト回路は図７の回路に対し以下のように信号を接続して構成する。

第２のシフト回路は図７の回路に対し以下のように信号を接続して構成する。

第ｍのシフト回路は図７の回路に対し以下のように信号を接続して構成する。

右シフト回路はシフトの向きを変更するだけで回路構成は同様である。

それぞれのシフト回路のパスは同じであるので、シフト回路の遅延時間は一意に決まる。ここで、図６のバレルシフタの遅延時間をT_barrel、図７のシフト回路の遅延をαとする。バレルシフタの入力データビット数をnとすると、直列に接続されるシフト回路の個数はlog_２ｎとなるので、バレルシフタの遅延時間は以下であらわすことができる。

（加算器の遅延）
桁上げ先見方式nビット加算器について、入力信号の第i桁目をそれぞれa_i,b_iとすると、以下式において第i桁目の桁上げ伝搬項p_i、第i桁目の桁上げ生成項g_i、第i＋１桁目のキャリー出力c_i+1、第i桁目の和出力sum_iを定義できる。

ここで+は論理和、・は論理積、

は排他的論理和を表す。ここで、第h桁目から第i桁目（ｈ≦ｉ、ｈ、ｉはそれぞれ任意）までのグループについてc_iを展開すると以下のようになる。

ここでG_h,i,P_h,iは以下である。

ここでG_i,i=g_i,P_i,i=p_iを意味する。

このときG_h,iは第ｈ桁目から第ｉ桁目までのグループの桁上げ生成項を表し,P_h,iは第ｈ桁目から第ｉ桁目までのグループの桁上げ伝搬項を意味する。以降Ｇ_h,i,P_h,iをグループ桁上げ生成項、グループ桁上げ伝搬項と呼ぶ。

また、数式１０は以下のように式変形可能である。（ｊは任意の整数で、ｈ≦ｊ<ｉ）

数式１１は「第ｈ桁目から第ｉ桁目までのグループから桁上げが出力されるのは、そのグループ内の上位の部分（ｊ＋１,ｉ）から桁上げが生成される場合か、あるいは下位の部分（ｈ、ｊ）からの桁上げが上位の部分へ伝搬する場合である」ことを意味する。従って、あるグループとその下位のグループのビット長を適当に選択することにより、上位グループの桁上げ生成項および伝搬項と、下位グループの桁上げ生成を並行して処理できることがわかる。またこの構成を階層化することにより多ビット長の加算においても高速化が可能になる。このように桁上げ先見法を採用した一般的な加算器は適当にビット長を選択し、桁上げの生成と桁上げ生成項、桁上げ伝搬項の生成を並列化している。

以下に図５の桁上げ先見方式nビット加算器の構成と動作を示す。桁上げ先見方式ｎビット加算器は、入力信号A,Bそれぞれの０桁目（最下位）A₀,B₀を受けて桁上げ生成項G_0,0、桁上げ伝搬項P_0,0を出力するpg生成回路０と、入力信号A，Bそれぞれの１桁目A₁,B₁を受けて桁上げ生成項G_1,1、桁上げ伝搬項P_1,1を出力するpg生成回路1と、入力信号Ａ，Ｂそれぞれのi桁目（０≦i≦n-1）A_i,B_iを受けて桁上げ生成項G_i,i、桁上げ伝搬項P_i,iを出力するpg生成回路iと、入力信号Ａ，Ｂそれぞれのn-1桁目 A_n-1,B_n-1を受けて桁上げ生成項G_n-1,n-1、桁上げ伝搬項P_n-1,n-1を出力するpg生成回路n-1と、前記G_i,i,P_i,iを受けてi+１桁目のキャリーc_i+1を出力するキャリー計算回路(数式８参照)と、前記A_i,B_i,C_iを受けて加算結果sum_iを出力する排他的論理和回路（数式８参照）からなる。

キャリー計算回路は数式９、１１に示すグループ桁上げ生成項Ｇ，グループ桁上げ伝搬項Ｐの公式を用いてキャリー出力c_i+1を演算する。図８に２桁（j-h=i-j=2）をグループとしたときの８ビット用キャリー計算回路を示す。このキャリー計算回路の場合、構成は２個ずつの第１段目のＧ・Ｐ併せ回路が出力するＧ，Ｐを受けてＧ，Ｐを併せて出力する第2段目のＧ・Ｐ併せ回路と、２個ずつの第２段目のＧ，Ｐを受けてＧ，Ｐを併せて出力する第３段目のＧ・Ｐ併せ回路と、第３段目の各G,Pとc₀を受けてキャリーを出力するキャリー出力回路からなる。グループがＭ個単位でかつnビット用キャリー計算回路(Ｍ、nは任意の整数)の場合は、Ｇ・Ｐ併せ回路がＭ個ずつのＧ，Ｐ結果を併せて演算するので、段数はlog_Mnとなる。なお、Ｇ，Ｐ計算回路をＣＭＯＳ回路で構成する場合、高速動作のためファンイン数を通常４以下に制限することが多い。

次に従来技術での加算器の遅延を求める。ｐｇ生成回路、排他的論理和回路は加算器のビット数に関係なく遅延が定義できるので、Ｇ，Ｐ併せ回路の遅延をβ、pg生成回路、排他的論理和回路の遅延をあわせたものをγとすると加算器の遅延T_adderは以下で表すことができる。

（全体の遅延）
上記から従来技術においてバレルシフタと加算器の直列接続回路を構成した場合、クリティカルパスは図９で示される部分となり、遅延は数式７、１２から以下のように定義される。

次に、図１の回路のクリティカルパス遅延を考える。図１において、バレルシフタの入力信号ＳＨ，ＤＡＴおよび加算器の入力信号Ａの前段がＦ／Ｆであることを仮定する。入力信号Ａからデータが入力されると,第（i＋１）のグループＧ・Ｐ・ＳＵＭ計算回路（0≦i≦k）はG_bi,P_bi,Sum0_i,Sum1_iを出力する。入力信号ＡからＧ・Ｐ・ＳＵＭ計算回路の出力信号までの最大遅延Ｔ_patはＧ・Ｐ計算回路の遅延が最も大きいので数式１２より以下で定義される。

次にバレルシフタの入力信号ＳＨ，ＤＡＴから発明回路の出力信号までの最大遅延Ｔ_barは数式７より以下で定義される。

キャリー計算回路の構成は従来例に対しｍビット分減るので、最大遅延Ｔ_carryは数式１２より以下で定義される。

以上から本発明の回路で回路を構成した場合、クリティカルパス遅延は以下で定義される。

上式において、M≧２、ｍ<nなので、T_pat<T_barが成立する。よって以下式となる（図４参照）。

数式１３、１８より図９に示す従来回路のクリティカルパス遅延Ｔ_oldと図４に示す上記実施形態の回路のクリティカルパス遅延T_newの遅延差Ｔ_difは以下となる。

m>1なのでlog_M mは正の値である。従って従来に比べてT_difだけ高速化できる。

以上説明したように、図１の回路によれば、バレルシフタと加算器が直列接続される組み合わせ回路において、バレルシフタの出力信号を選択信号として用いることにより加算器を高速化できる効果がもたらされる。

本発明によるディジタル回路の一実施形態を示す図である。 グループＧ・Ｐ・Ｓｕｍ計算回路を示す図である。 Ｇ・Ｐ・Ｓｕｍ計算の詳細な構成を示す図である。 図１の回路のクリティカルパスを示す図である。 従来技術に係るディジタル回路を示す図である。 ｎビットバレルシフタの回路を示す図である。 バレルシフタで用いる各ビットのシフト回路を示す図である。 従来例による８ビット用キャリー計算回路を示す図である。 図５の回路のクリティカルパスを示す図である。

Claims (3)

1. ビット数がｍである２つの信号ａ，ｂ（０≦ａ，ｂ≦２^ｍ−１）のうち前記信号ａを入力し、前記信号ａと、０から２^ｍ−１までの２^ｍ個の値それぞれとについて、桁上げ生成項Ｇ_ｉ（０≦ｉ≦２^ｍ−１）、桁上げ伝搬項Ｐ_ｉおよび和Ｓ_ｉを計算し、出力する計算部と、
   ビット数がｎである入力信号を所定のビット数だけシフトして、前記信号ｂを含む出力信号を出力するバレルシフタと、
   前記計算部により計算された前記桁上げ生成項Ｇ_ｉ、前記桁上げ伝搬項Ｐ_ｉおよび前記和Ｓ_ｉならびに前記信号ｂを入力し、ｉ＝ｂのときの前記桁上げ生成項Ｇ_ｂ、前記桁上げ伝搬項Ｐ_ｂおよび前記和Ｓ_ｂを選択し、出力する選択部と、
   を備え、
   前記計算部による計算の一部と前記バレルシフタによる前記シフトとが同時に実行され、
   前記選択部は、桁上げ入力を０とした場合の前記和Ｓ _ｂ である和Ｓ０ _ｂ と、桁上げ入力を１とした場合の前記和Ｓ _ｂ である和Ｓ１ _ｂ とを、それぞれ出力することを特徴とするディジタル回路。
2. 請求項１に記載のディジタル回路において、
   前記桁上げ生成項Ｇ_ｂおよび前記桁上げ伝搬項Ｐ_ｂを入力し、前記桁上げ入力を計算し、出力する桁上げ計算部と、
   前記桁上げ計算部により計算された前記桁上げ入力に応じて、前記和Ｓ０_ｂおよび前記和Ｓ１_ｂのうち一方を選択し、出力する第２選択部と、
   を更に備えることを特徴とするディジタル回路。
3. 第１のビット数を有する信号を所定のビット数だけシフトした信号であって前記第１のビット数を有する第１の出力信号を出力するバレルシフタと、
   前記第１のビット数より少ない第２のビット数を有する第１の入力信号および前記第１の出力信号を構成するビットの一部であって前記第２のビット数を有する第２の入力信号を入力すると共に、前記第１の入力信号を前記第２のビット数を有する信号が取りうる値のそれぞれに対して加算した結果のそれぞれの中から、前記第２の入力信号に対応する一の結果を選択的に出力する計算回路と、
   を有し、
   前記計算回路が行う前記加算の一部と前記バレルシフタが行う前記シフトが同時に実行されることを特徴とするディジタル回路。

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