JPH0312738B2 - - Google Patents
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- JPH0312738B2 JPH0312738B2 JP58179051A JP17905183A JPH0312738B2 JP H0312738 B2 JPH0312738 B2 JP H0312738B2 JP 58179051 A JP58179051 A JP 58179051A JP 17905183 A JP17905183 A JP 17905183A JP H0312738 B2 JPH0312738 B2 JP H0312738B2
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- 238000009825 accumulation Methods 0.000 claims description 28
- 239000000047 product Substances 0.000 description 24
- 102100026693 FAS-associated death domain protein Human genes 0.000 description 16
- 101000911074 Homo sapiens FAS-associated death domain protein Proteins 0.000 description 16
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000000644 propagated effect Effects 0.000 description 4
- DXMQZKIEVHKNTN-UHFFFAOYSA-N 2-[carbamimidoyl(ethyl)amino]acetic acid Chemical compound CCN(C(N)=N)CC(O)=O DXMQZKIEVHKNTN-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000012467 final product Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
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- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
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Description
本発明は部分積の並列的累算において部分積が
伝搬すべき最長ゲート段数を短縮することにより
動作速度を向上させた乗算器に関する。 デイジタル数間の乗算はコンピユータ等におけ
る基本的な演算の１つである。最も普通の乗算器
においては被乗数に乗数の各ビツトを逐次的に掛
け合わせて部分積を次々に生成する。各部分積は
対応する乗数ビツトの重みに相当するシフトを受
けた後で累算され、最終的な積を得る。 上述の普通行なわれる乗算を高速化・簡単化す
るため、いくつかの技術が開発された。その１つ
としてブース（A.Booth）により雑誌
“Quarterly Journal of Mechanics and
Applied Mathematics”Vol.IV，pt.2（1951年発
行）の第236〜240頁の「符号付き２進乗算技術」
（Ａ Signed Binary Multiplication
Technique）と題された論文に発表された様な乗
数ビツトのコード化の技術が通常使用される。こ
の技術においては、乗数は複数ビツト毎に、たと
えば＋２，＋１，０，−１，−２から成る、符号付
きデイジツト・キヤリイ（signed―digit―
carry）セツト（以下、SDCと称する）を用いて
コード化する。このSDCによるコード化技術に
より、累算されるべき部分積数は半分になる。こ
の累算は全加算器（以下、FADDと称する）を
用いてキヤリイ・セイブ方式により中間的な結果
が次々に伝搬するリツプル形態（ripple
fashion）で行なわれる。これによつてもなお部
分積のビツト毎に１つのFADDを必要とする。 上述の技術を用いた８ビツト×８ビツト・コー
ド化２進並列乗算器のブロツク図を第１Ａ図ない
し第１Ｃ図に示し、また第１Ａ図ないし第１Ｃ図
の接続関係を第１図に示す。更に本乗算器に関す
る論理式を表１に示す。第１Ａ図ないし第１Ｃ図
の乗算器は４つの部分から成る。すなわちコード
化論理回路１０、リツプル累算器２０、負乗数補
正器３０及びキヤリイ伝搬加算器４０である。 表 １ 論理ブロツクL1 L1（Ｋ，Ｊ）＝〔XP2（Ｊ）・Ａ（Ｋ−１）〕＋〔XP1
（Ｊ）・Ａ（Ｋ）〕 ＋〔XM1（Ｊ）・（Ｋ）〕＋〔XM2（Ｊ）・
（Ｋ−１）〕 論理ブロツクL2 L2（2J）＝〔XP2（Ｊ）・Ａ（７）〕 ＋〔XM2（Ｊ）・（７）〕 論理ブロツクL3 NEGA＝TCA・Ａ（７） Ｐ＝〔XM2（Ｊ）・〕＋〔XP2（Ｊ）・
NEGA〕 Ｑ＝〔XM1（Ｊ）・〕＋〔XP1（Ｊ）・
NEGA〕 BIT（2J＋１）＝〔MINUS（Ｊ）Ｐ〕 ＋〔MINUS（Ｊ）・Ｑ〕 BIT（2J）＝MINUS（Ｊ）Ｑ MINUS（Ｊ＋１）＝MINUS（Ｊ）＋Ｐ＋Ｑ 論理ブロツクL4，L5，L6，L7 NEGB＝TCB・Ｂ（７） L4（Ｋ）＝〔NEGBSDC（８）〕・〔NEGBＡ
（Ｋ）〕 L5＝NEGB・（８） L6（Ｊ）＝XM1（Ｊ）＋XM2（Ｊ） L7（Ｊ）＝Ａ（−１）＝０ なお、第１Ａ図ないし第１Ｃ図及び表１で使用
されている記号の意味は以下の通りである。Ａ
（０）〜Ａ(7)は８ビツトの被乗数（なお、被乗数
の全体をＡオペランドと称する）、Ｂ（０）〜Ｂ(7)
は８ビツトの乗数（なお、乗数の全体をＢオペラ
ンドと称する）、Ｄ（０）〜Ｄ（15）は16ビツトの
積である。HADD，FADDは夫々通常の半加算
器、全加算器であり、またＣ，ＳはHADD，
FADDが生成するキヤリイ、和である。入力
TCA及びTCBは夫々Ａ及びＢオペランドが２の
補数表示なら“１”が、また符号無しの表示なら
“０”が与えられるビツトである。記号XP2，
XP1，X0，XM1及びXM2はＢオペランドのデイ
ジツト（この場合は２ビツト）をコード化したも
のが夫々＋２，＋１，０，−１及び−２であること
を表わす（なお信号名、或は論理変数として使用
される場合は、コード化の結果が対応した数にな
れば“１”、それ以外では“０”の値を取る）。ま
た・，＋及びは夫々ブール代数の論理積、論理
和及び排他的論理和を表す。 第１Ｂ図及び第１Ｃ図の論理ブロツクL1（機能
を表す論理式は表１）はＡオペランドの（＋２）
倍、（＋１）倍、０倍、（−１）倍または（−２）
倍の倍数を選択するための論理回路である。アレ
イ中でのＢオペランドの倍数の生成は、単にシフ
ト、補数化あるいはマスキングの操作を行なうだ
けでなされる。論理ブロツクL2の機能は（＋２）
倍や（−２）倍の倍数の生成時に１ビツトの左シ
フトを行なう場合にＡオペランドの最上位ビツト
がFADDの各行の上位から「こぼれ落ちて」失
なわれてしまうことを防止することである。
伝搬すべき最長ゲート段数を短縮することにより
動作速度を向上させた乗算器に関する。 デイジタル数間の乗算はコンピユータ等におけ
る基本的な演算の１つである。最も普通の乗算器
においては被乗数に乗数の各ビツトを逐次的に掛
け合わせて部分積を次々に生成する。各部分積は
対応する乗数ビツトの重みに相当するシフトを受
けた後で累算され、最終的な積を得る。 上述の普通行なわれる乗算を高速化・簡単化す
るため、いくつかの技術が開発された。その１つ
としてブース（A.Booth）により雑誌
“Quarterly Journal of Mechanics and
Applied Mathematics”Vol.IV，pt.2（1951年発
行）の第236〜240頁の「符号付き２進乗算技術」
（Ａ Signed Binary Multiplication
Technique）と題された論文に発表された様な乗
数ビツトのコード化の技術が通常使用される。こ
の技術においては、乗数は複数ビツト毎に、たと
えば＋２，＋１，０，−１，−２から成る、符号付
きデイジツト・キヤリイ（signed―digit―
carry）セツト（以下、SDCと称する）を用いて
コード化する。このSDCによるコード化技術に
より、累算されるべき部分積数は半分になる。こ
の累算は全加算器（以下、FADDと称する）を
用いてキヤリイ・セイブ方式により中間的な結果
が次々に伝搬するリツプル形態（ripple
fashion）で行なわれる。これによつてもなお部
分積のビツト毎に１つのFADDを必要とする。 上述の技術を用いた８ビツト×８ビツト・コー
ド化２進並列乗算器のブロツク図を第１Ａ図ない
し第１Ｃ図に示し、また第１Ａ図ないし第１Ｃ図
の接続関係を第１図に示す。更に本乗算器に関す
る論理式を表１に示す。第１Ａ図ないし第１Ｃ図
の乗算器は４つの部分から成る。すなわちコード
化論理回路１０、リツプル累算器２０、負乗数補
正器３０及びキヤリイ伝搬加算器４０である。 表 １ 論理ブロツクL1 L1（Ｋ，Ｊ）＝〔XP2（Ｊ）・Ａ（Ｋ−１）〕＋〔XP1
（Ｊ）・Ａ（Ｋ）〕 ＋〔XM1（Ｊ）・（Ｋ）〕＋〔XM2（Ｊ）・
（Ｋ−１）〕 論理ブロツクL2 L2（2J）＝〔XP2（Ｊ）・Ａ（７）〕 ＋〔XM2（Ｊ）・（７）〕 論理ブロツクL3 NEGA＝TCA・Ａ（７） Ｐ＝〔XM2（Ｊ）・〕＋〔XP2（Ｊ）・
NEGA〕 Ｑ＝〔XM1（Ｊ）・〕＋〔XP1（Ｊ）・
NEGA〕 BIT（2J＋１）＝〔MINUS（Ｊ）Ｐ〕 ＋〔MINUS（Ｊ）・Ｑ〕 BIT（2J）＝MINUS（Ｊ）Ｑ MINUS（Ｊ＋１）＝MINUS（Ｊ）＋Ｐ＋Ｑ 論理ブロツクL4，L5，L6，L7 NEGB＝TCB・Ｂ（７） L4（Ｋ）＝〔NEGBSDC（８）〕・〔NEGBＡ
（Ｋ）〕 L5＝NEGB・（８） L6（Ｊ）＝XM1（Ｊ）＋XM2（Ｊ） L7（Ｊ）＝Ａ（−１）＝０ なお、第１Ａ図ないし第１Ｃ図及び表１で使用
されている記号の意味は以下の通りである。Ａ
（０）〜Ａ(7)は８ビツトの被乗数（なお、被乗数
の全体をＡオペランドと称する）、Ｂ（０）〜Ｂ(7)
は８ビツトの乗数（なお、乗数の全体をＢオペラ
ンドと称する）、Ｄ（０）〜Ｄ（15）は16ビツトの
積である。HADD，FADDは夫々通常の半加算
器、全加算器であり、またＣ，ＳはHADD，
FADDが生成するキヤリイ、和である。入力
TCA及びTCBは夫々Ａ及びＢオペランドが２の
補数表示なら“１”が、また符号無しの表示なら
“０”が与えられるビツトである。記号XP2，
XP1，X0，XM1及びXM2はＢオペランドのデイ
ジツト（この場合は２ビツト）をコード化したも
のが夫々＋２，＋１，０，−１及び−２であること
を表わす（なお信号名、或は論理変数として使用
される場合は、コード化の結果が対応した数にな
れば“１”、それ以外では“０”の値を取る）。ま
た・，＋及びは夫々ブール代数の論理積、論理
和及び排他的論理和を表す。 第１Ｂ図及び第１Ｃ図の論理ブロツクL1（機能
を表す論理式は表１）はＡオペランドの（＋２）
倍、（＋１）倍、０倍、（−１）倍または（−２）
倍の倍数を選択するための論理回路である。アレ
イ中でのＢオペランドの倍数の生成は、単にシフ
ト、補数化あるいはマスキングの操作を行なうだ
けでなされる。論理ブロツクL2の機能は（＋２）
倍や（−２）倍の倍数の生成時に１ビツトの左シ
フトを行なう場合にＡオペランドの最上位ビツト
がFADDの各行の上位から「こぼれ落ちて」失
なわれてしまうことを防止することである。
【表】
論理ブロツクL3にはブースによつて提案され
た表２の符号付きデイジツト・コード化セツトが
組込まれている。論理ブロツクL3はまた各部分
積の16ビツトへの実効的符号拡張を行なう。信号
MINUS（Ｊ）は、Ｊよりも下位側で少なくとも
１つのビツト・ペア位置において負の部分積が生
成されたことを示す。この信号MINUS（Ｊ）は
ビツト・ペアから作られた符号付きデイジツト乗
数（すなわちXP2〜XM2）と合成されて信号
BIT（2J）とBIT（2J＋１）が生成される。これら
２つの信号BIT（2J），BIT（2J＋１）は各部分積
の符号拡張であり、これらの各々はより下位側で
生成された部分積における符号拡張の結果を全て
取込んだ上で生成されている。論理ブロツクL4，
L5はＢオペランドが負の場合の補正及び乗数
（すなわちＢオペランド）の最上位からの符号付
きデイジツト・キヤリイによる補正を行なう。ま
た論理ブロツクL6，L4は符号付きデイジツト乗
数がXM1，XM2の場合に２の補数化演算を行な
う。 このリツプル加算器技術を用いた乗算器の利点
は、モノリシツクICの単一のチツプ上に回路を
レイアウトする場合に、通常好都合であるという
ことである。しかしながらこの技術による回路動
作は一般にかなり遅い。というのは、部分積の累
算は中間結果がFADDのアレイ中を１段ずつ順
次伝搬していくという形態で行なわれ、その結
果、最悪のケースでは遅延パスはFADDの行を
全段に渡つて通らなければならないからである。
たとえば第１図に示す様な乗数の符号化を行なう
８ビツト×８ビツト乗算器を例にとれば、最悪ケ
ースの遅延はFADD4段分に相当する。また符号
化を行なわない場合はFADD8段分の遅延にな
る。64ビツト×64ビツト乗算器の最悪ケースの遅
延は、符号化を行なつてもFADD32段分、符号
化なしならば64段分にもなる。 なお、第１Ａ図ないし第１Ｃ図に示した様な種
類の乗算器はたとえば特願昭58−105631号「組合
わせ乗算器」中でも説明されている。 本発明は上述した従来の乗算器の欠点を除去す
ることを目的とし、第１Ｂ図および第１Ｃ図中に
示した標準的なリツプル累算器２０を改良せんと
するものである。本発明によれば、第１図中に示
された従来技術に比べて、64ビツト×64ビツト乗
算器を構成する場合、トランジスタ使用数の増加
を５％未満におさえて３倍以上の性能の向上を得
ることができる。つまり、この場合の遅延段数は
従来のFADD32段相当に比べて大幅に少ない10
段分となる。この遅延はC.S.ワラス（C.S.
Wallace）によつて示された理論上の最小遅延で
あるFADD8段分にほとんど匹敵する（同氏著論
文“Ａ Suggestion for ａ Fast Multiplier”，
IEEE Transactions on Electronic Computers，
1964年２月号第14〜17ページを参照）。 本発明の乗算器においては、第１Ｂ図及び第１
Ｃ図中に示される様な累算器のアレイの行がいく
つかのブロツクに分けられる。これらのブロツク
内の累算器の段数は一般にブロツク毎に変化し
（詳細は後述）、また１ビツトのリツプル・セルの
系列から構成される。任意の精度の乗算器を構成
するにあたつて、累算器全体で必要とされるセル
は８種類しかない。累算器中の各ブロツク内にお
ける累算は依然としてリツプル内に行なわれる。
しかしながらこのブロツク内の累算の途中結果の
伝搬はブロツク毎に独立して行なわれる。各ブロ
ツク内で局所的に累算された結果は次いでブロツ
ク間を伝搬するわけだが、各ブロツク内の累算の
段数はブロツク間の伝搬経路の先へ行くにつれて
原則的には等差数列的に増加する様に構成する。
というのは、ブロツク内での局所的な累算結果が
得られると、その後行なわれるブロツク間伝搬の
遅延はブロツク１段あたりFADD2段分であるこ
とより、上述の等差数列的構成を用いることで累
算全体の伝搬遅延を最小化できるからである。た
だし、アレイ全体の累算の段数は乗算の精度から
決められるので、ブロツク毎の累算の段数は厳密
な等差数列からははずれることが多い。 従つて本発明によつて高精度・高性能の乗算器
を与えることができる。本発明の乗算器は任意の
精度に拡張可能である。本発明はその高速性、構
造の単純さ、またICマスクを容易に設計できる
こと等により、モノリシツクVLSI乗算器用に特
に好適である。 通常、本発明は、たとえば第１Ａ図ないし第１
Ｃ図を用いて説明した様な、ある種のコード化技
術を採用している乗算器中に用いられるであろ
う。と言うのも、コード化技術を用いることによ
り、簡単な論理ゲートあるいはマルチプレクサを
付加するだけで、累算器のアレイのサイズをほぼ
半分にすることができるからである。しかしなが
ら、本発明は一般的な技術であり、コード化技術
を用いた乗算器に限定されるものでは全くない。 以下、図面に基いて本発明を詳細に説明する。
なお本発明は部分積の累算を行なう部分に特徴が
あるため、以下で説明する実施例においては乗数
のコード化部分等については第１Ａ図及び第１Ｃ
図に示した従来例をそのまま用い、再度の説明は
与えない。 第２Ａ図ないし第２Ｈ図には本発明の実施例の
乗算器中の累算器を構成するために必要とされる
全セルであるセル１ないしセル８の回路図を夫々
示す。セル１ないしセル８を用いてたとえば第３
図に示される64ビツト×64ビツト乗算のための部
分積の発生及び累算を行なうアレイを構成し、第
１図に示す様な従来型の乗算器中のリツプル累算
器２０を置換することにより本発明の乗算器が構
成される。第２Ａ図ないし第２Ｄ図に夫々示すセ
ル１ないしセル４は第３図中のメイン・アレイ３
１０を構成するために使用される。各セルは、被
乗数１ビツト×コード化された１デイジツト（２
ビツト）の位置を占めるので、第３図に示された
64ビツト×64ビツト乗算の部分積の発生及び累算
を行なうアレイ中のメイン・アレイ３１０におい
ては64×32個のセルが必要とされる。メイン・ア
レイ３１０をとり囲む他の要素（すなわち第１図
で言えばコード化論理回路１０、負乗数補正器３
０及びキヤリイ伝搬加算器４０）は第１Ａ図及び
第１Ｃ図と同じである。ただし１ビツト幅の終端
セル列３２０がメイン・アレイ３１０の右端に追
加されている。このセル３２０はセル５ないしセ
ル８から成る。これらの各セルは第２Ｅ図ないし
第２Ｈ図に示す様に夫々コード化された乗数の１
デイジツトに対応する。セル１ないしセル４で用
いられる論理ブロツクL1及びセル５ないしセル
８で用いられる論理ブロツクL6は第１Ａ図ない
し第１Ｃ図に基いて説明した従来の乗算器中で用
いられているものと同一であり、これらの機能は
表１に示されている。またFADD，HADDも通
常の構成である。 第３図に示される様に、本発明においてはメイ
ン・アレイ３１０を、セル５ないしセル８から成
る終端セル列３２０とともに、いくつかの行毎に
ブロツクにまとめる。64ビツト乗算を行なう本実
施例においては、32個の部分積に対応する行は、
ブロツク１ないしブロツク５に分けられる。これ
らのブロツクの段数（すなわちその中に含まれて
いるセルの行数）は夫々４，４，６，８，10であ
る。各行は乗数であるＢオペランドのコード化さ
れたビツト・ペアの１つに結合されている。また
メイン・アレイ３１０は32本のセル列３３０から
成つており、その１本を第３図中に示す。各セル
列３３０は被乗数であるＡオペランドの１つのビ
ツトに結合されている。 メイン・アレイ３１０中のブロツク１ないしブ
ロツク５の各セル列３３０の構成は、先ず１つの
セル１、次いで１つのセル２、更に１つあるいは
複数の継続セル３、最後に１つのセル４の順に配
列されている。また同様に終端セル列３２０の各
ブロツク部分の構成は、先ず１つのセル５、次い
で１つのセル６更に１つあるいは複数のセル７、
最後に１つのセル８の順に配列されている。ブロ
ツク１ないしブロツク５の各々においては、その
中で発生される部分積の局所的累算が行なわれて
いる。第２Ａ図ないし第２Ｈ図においては、この
リツプル的に伝搬していく局所的累算の途中結果
の各ビツトはLCan，LCbnで示される。なお、こ
こでｎは相対的ビツト重みを表わす。このビツト
重みの値は同一行内では上位側へ行くにつれて１
ずつ大きくなり、また同一セル列内では下へ行く
につれて２ずつ大きくなる（第１Ｂ図および第１
Ｃ図において、リツプル累算器２０内の各行が２
ビツトずつずらして重ねられており、全体として
平行四辺形状になつている点に注意されたい）。
たとえばLCa5は相対的ビツト重み５を有する局
所的累算の途中結果ビツトの一方を示す。なお、
累算の途中結果として添字ａ，ｂが付いた２種類
のものがある理由は、累算の高速化及び回路の簡
単化のために、キヤリイ・セイブ加算を行なつて
いるためである。また以下で説明する大域的累算
の途中結果であるGan，Gbnについても同様であ
る。 ブロツク１ないしブロツク５における累算結果
は更に大域的に累算される。ブロツク１ないしブ
ロツク５内の累算の段数は、アレイ全体の伝搬の
最長段数をできるだけ少なくすべく、たとえば第
３図に４，４，６，８，10として示す如く、でき
るだけ等差数列に近付く様に設定する。もちろ
ん、これらの段数の合計は全部分積の個数に一致
しなければならず、その上本実施例においては既
に述べた様に最初のブロツクで４個の部分積が累
算されるため、厳密な等差数列にならない場合が
多い。たとえば、16個の部分積の累算を行なう場
合には上述の数列は４，６，６となり、また32個
の部分積の累算の場合には、４，４，６，８，10
となる。各ブロツクの累算の段数を上述の如く等
差数列として定めることにより、ブロツクｍ内の
局所的累算結果が確定するとほぼ同時にブロツク
１ないしブロツク（ｍ−１）における大域的累算
の途中結果が確定する。従つて、この時点から
FADD2個分の遅延後にブロツク１ないしブロツ
クｍにおける大域的累算の途中結果が確定してブ
ロツク（ｍ＋１）へ伝搬され、以下同様な繰り返
しが行なわれる。 局所的累算、大域的累算の途中結果の各ビツト
LCan，LCbn，Gan，Gbnはメイン・アレイ３１
０及び終端セル列３２０より成るアレイ中を１行
ずつ伝搬して行く。従つて、既に第１Ｂ図及び第
１Ｃ図に示された従来の乗算器中のリツプル累算
器２０との対比により注意した如く、これらの各
ビツトは下段の行へ移るとき２ビツトずつ右へシ
フトして正しいビツト重みを与えなければならな
い。この様にセルの行が２ビツトずつずれている
ということが、終端セル列３２０中のセル５ない
しセル８内にFADDが設けられている理由であ
る。その結果、終端セル列３２０に対して与えら
れる多数の累算途中結果は１ビツトあたり２個の
中間積ビツトPan，Pbnにまとめられて、第１Ｃ
図に示される通常の形式のキヤリイ伝搬加算器４
０に与えられ、これらのビツト位置についての積
の最終結果が得られる（第１Ｂ図及び第１Ｃ図に
おけるリツプル累算器２０の「平行四辺形」の右
側の辺とキヤリイ伝搬加算器４０の下位部分との
接続状態を参照のこと）。 なお、メイン・アレイの最上段に与えられる大
域的累算の途中結果は当然０であるから（第１Ｂ
図最上段においてＡオペランド入力の各ビツトの
右側に２個の０入力が与えられていることを参
照）、ブロツク１に用いられるセル４については
第４図に示す様な、冗長なFADDを除去したセ
ルを用いることにより、伝搬遅延を更に減少させ
ることができる。
た表２の符号付きデイジツト・コード化セツトが
組込まれている。論理ブロツクL3はまた各部分
積の16ビツトへの実効的符号拡張を行なう。信号
MINUS（Ｊ）は、Ｊよりも下位側で少なくとも
１つのビツト・ペア位置において負の部分積が生
成されたことを示す。この信号MINUS（Ｊ）は
ビツト・ペアから作られた符号付きデイジツト乗
数（すなわちXP2〜XM2）と合成されて信号
BIT（2J）とBIT（2J＋１）が生成される。これら
２つの信号BIT（2J），BIT（2J＋１）は各部分積
の符号拡張であり、これらの各々はより下位側で
生成された部分積における符号拡張の結果を全て
取込んだ上で生成されている。論理ブロツクL4，
L5はＢオペランドが負の場合の補正及び乗数
（すなわちＢオペランド）の最上位からの符号付
きデイジツト・キヤリイによる補正を行なう。ま
た論理ブロツクL6，L4は符号付きデイジツト乗
数がXM1，XM2の場合に２の補数化演算を行な
う。 このリツプル加算器技術を用いた乗算器の利点
は、モノリシツクICの単一のチツプ上に回路を
レイアウトする場合に、通常好都合であるという
ことである。しかしながらこの技術による回路動
作は一般にかなり遅い。というのは、部分積の累
算は中間結果がFADDのアレイ中を１段ずつ順
次伝搬していくという形態で行なわれ、その結
果、最悪のケースでは遅延パスはFADDの行を
全段に渡つて通らなければならないからである。
たとえば第１図に示す様な乗数の符号化を行なう
８ビツト×８ビツト乗算器を例にとれば、最悪ケ
ースの遅延はFADD4段分に相当する。また符号
化を行なわない場合はFADD8段分の遅延にな
る。64ビツト×64ビツト乗算器の最悪ケースの遅
延は、符号化を行なつてもFADD32段分、符号
化なしならば64段分にもなる。 なお、第１Ａ図ないし第１Ｃ図に示した様な種
類の乗算器はたとえば特願昭58−105631号「組合
わせ乗算器」中でも説明されている。 本発明は上述した従来の乗算器の欠点を除去す
ることを目的とし、第１Ｂ図および第１Ｃ図中に
示した標準的なリツプル累算器２０を改良せんと
するものである。本発明によれば、第１図中に示
された従来技術に比べて、64ビツト×64ビツト乗
算器を構成する場合、トランジスタ使用数の増加
を５％未満におさえて３倍以上の性能の向上を得
ることができる。つまり、この場合の遅延段数は
従来のFADD32段相当に比べて大幅に少ない10
段分となる。この遅延はC.S.ワラス（C.S.
Wallace）によつて示された理論上の最小遅延で
あるFADD8段分にほとんど匹敵する（同氏著論
文“Ａ Suggestion for ａ Fast Multiplier”，
IEEE Transactions on Electronic Computers，
1964年２月号第14〜17ページを参照）。 本発明の乗算器においては、第１Ｂ図及び第１
Ｃ図中に示される様な累算器のアレイの行がいく
つかのブロツクに分けられる。これらのブロツク
内の累算器の段数は一般にブロツク毎に変化し
（詳細は後述）、また１ビツトのリツプル・セルの
系列から構成される。任意の精度の乗算器を構成
するにあたつて、累算器全体で必要とされるセル
は８種類しかない。累算器中の各ブロツク内にお
ける累算は依然としてリツプル内に行なわれる。
しかしながらこのブロツク内の累算の途中結果の
伝搬はブロツク毎に独立して行なわれる。各ブロ
ツク内で局所的に累算された結果は次いでブロツ
ク間を伝搬するわけだが、各ブロツク内の累算の
段数はブロツク間の伝搬経路の先へ行くにつれて
原則的には等差数列的に増加する様に構成する。
というのは、ブロツク内での局所的な累算結果が
得られると、その後行なわれるブロツク間伝搬の
遅延はブロツク１段あたりFADD2段分であるこ
とより、上述の等差数列的構成を用いることで累
算全体の伝搬遅延を最小化できるからである。た
だし、アレイ全体の累算の段数は乗算の精度から
決められるので、ブロツク毎の累算の段数は厳密
な等差数列からははずれることが多い。 従つて本発明によつて高精度・高性能の乗算器
を与えることができる。本発明の乗算器は任意の
精度に拡張可能である。本発明はその高速性、構
造の単純さ、またICマスクを容易に設計できる
こと等により、モノリシツクVLSI乗算器用に特
に好適である。 通常、本発明は、たとえば第１Ａ図ないし第１
Ｃ図を用いて説明した様な、ある種のコード化技
術を採用している乗算器中に用いられるであろ
う。と言うのも、コード化技術を用いることによ
り、簡単な論理ゲートあるいはマルチプレクサを
付加するだけで、累算器のアレイのサイズをほぼ
半分にすることができるからである。しかしなが
ら、本発明は一般的な技術であり、コード化技術
を用いた乗算器に限定されるものでは全くない。 以下、図面に基いて本発明を詳細に説明する。
なお本発明は部分積の累算を行なう部分に特徴が
あるため、以下で説明する実施例においては乗数
のコード化部分等については第１Ａ図及び第１Ｃ
図に示した従来例をそのまま用い、再度の説明は
与えない。 第２Ａ図ないし第２Ｈ図には本発明の実施例の
乗算器中の累算器を構成するために必要とされる
全セルであるセル１ないしセル８の回路図を夫々
示す。セル１ないしセル８を用いてたとえば第３
図に示される64ビツト×64ビツト乗算のための部
分積の発生及び累算を行なうアレイを構成し、第
１図に示す様な従来型の乗算器中のリツプル累算
器２０を置換することにより本発明の乗算器が構
成される。第２Ａ図ないし第２Ｄ図に夫々示すセ
ル１ないしセル４は第３図中のメイン・アレイ３
１０を構成するために使用される。各セルは、被
乗数１ビツト×コード化された１デイジツト（２
ビツト）の位置を占めるので、第３図に示された
64ビツト×64ビツト乗算の部分積の発生及び累算
を行なうアレイ中のメイン・アレイ３１０におい
ては64×32個のセルが必要とされる。メイン・ア
レイ３１０をとり囲む他の要素（すなわち第１図
で言えばコード化論理回路１０、負乗数補正器３
０及びキヤリイ伝搬加算器４０）は第１Ａ図及び
第１Ｃ図と同じである。ただし１ビツト幅の終端
セル列３２０がメイン・アレイ３１０の右端に追
加されている。このセル３２０はセル５ないしセ
ル８から成る。これらの各セルは第２Ｅ図ないし
第２Ｈ図に示す様に夫々コード化された乗数の１
デイジツトに対応する。セル１ないしセル４で用
いられる論理ブロツクL1及びセル５ないしセル
８で用いられる論理ブロツクL6は第１Ａ図ない
し第１Ｃ図に基いて説明した従来の乗算器中で用
いられているものと同一であり、これらの機能は
表１に示されている。またFADD，HADDも通
常の構成である。 第３図に示される様に、本発明においてはメイ
ン・アレイ３１０を、セル５ないしセル８から成
る終端セル列３２０とともに、いくつかの行毎に
ブロツクにまとめる。64ビツト乗算を行なう本実
施例においては、32個の部分積に対応する行は、
ブロツク１ないしブロツク５に分けられる。これ
らのブロツクの段数（すなわちその中に含まれて
いるセルの行数）は夫々４，４，６，８，10であ
る。各行は乗数であるＢオペランドのコード化さ
れたビツト・ペアの１つに結合されている。また
メイン・アレイ３１０は32本のセル列３３０から
成つており、その１本を第３図中に示す。各セル
列３３０は被乗数であるＡオペランドの１つのビ
ツトに結合されている。 メイン・アレイ３１０中のブロツク１ないしブ
ロツク５の各セル列３３０の構成は、先ず１つの
セル１、次いで１つのセル２、更に１つあるいは
複数の継続セル３、最後に１つのセル４の順に配
列されている。また同様に終端セル列３２０の各
ブロツク部分の構成は、先ず１つのセル５、次い
で１つのセル６更に１つあるいは複数のセル７、
最後に１つのセル８の順に配列されている。ブロ
ツク１ないしブロツク５の各々においては、その
中で発生される部分積の局所的累算が行なわれて
いる。第２Ａ図ないし第２Ｈ図においては、この
リツプル的に伝搬していく局所的累算の途中結果
の各ビツトはLCan，LCbnで示される。なお、こ
こでｎは相対的ビツト重みを表わす。このビツト
重みの値は同一行内では上位側へ行くにつれて１
ずつ大きくなり、また同一セル列内では下へ行く
につれて２ずつ大きくなる（第１Ｂ図および第１
Ｃ図において、リツプル累算器２０内の各行が２
ビツトずつずらして重ねられており、全体として
平行四辺形状になつている点に注意されたい）。
たとえばLCa5は相対的ビツト重み５を有する局
所的累算の途中結果ビツトの一方を示す。なお、
累算の途中結果として添字ａ，ｂが付いた２種類
のものがある理由は、累算の高速化及び回路の簡
単化のために、キヤリイ・セイブ加算を行なつて
いるためである。また以下で説明する大域的累算
の途中結果であるGan，Gbnについても同様であ
る。 ブロツク１ないしブロツク５における累算結果
は更に大域的に累算される。ブロツク１ないしブ
ロツク５内の累算の段数は、アレイ全体の伝搬の
最長段数をできるだけ少なくすべく、たとえば第
３図に４，４，６，８，10として示す如く、でき
るだけ等差数列に近付く様に設定する。もちろ
ん、これらの段数の合計は全部分積の個数に一致
しなければならず、その上本実施例においては既
に述べた様に最初のブロツクで４個の部分積が累
算されるため、厳密な等差数列にならない場合が
多い。たとえば、16個の部分積の累算を行なう場
合には上述の数列は４，６，６となり、また32個
の部分積の累算の場合には、４，４，６，８，10
となる。各ブロツクの累算の段数を上述の如く等
差数列として定めることにより、ブロツクｍ内の
局所的累算結果が確定するとほぼ同時にブロツク
１ないしブロツク（ｍ−１）における大域的累算
の途中結果が確定する。従つて、この時点から
FADD2個分の遅延後にブロツク１ないしブロツ
クｍにおける大域的累算の途中結果が確定してブ
ロツク（ｍ＋１）へ伝搬され、以下同様な繰り返
しが行なわれる。 局所的累算、大域的累算の途中結果の各ビツト
LCan，LCbn，Gan，Gbnはメイン・アレイ３１
０及び終端セル列３２０より成るアレイ中を１行
ずつ伝搬して行く。従つて、既に第１Ｂ図及び第
１Ｃ図に示された従来の乗算器中のリツプル累算
器２０との対比により注意した如く、これらの各
ビツトは下段の行へ移るとき２ビツトずつ右へシ
フトして正しいビツト重みを与えなければならな
い。この様にセルの行が２ビツトずつずれている
ということが、終端セル列３２０中のセル５ない
しセル８内にFADDが設けられている理由であ
る。その結果、終端セル列３２０に対して与えら
れる多数の累算途中結果は１ビツトあたり２個の
中間積ビツトPan，Pbnにまとめられて、第１Ｃ
図に示される通常の形式のキヤリイ伝搬加算器４
０に与えられ、これらのビツト位置についての積
の最終結果が得られる（第１Ｂ図及び第１Ｃ図に
おけるリツプル累算器２０の「平行四辺形」の右
側の辺とキヤリイ伝搬加算器４０の下位部分との
接続状態を参照のこと）。 なお、メイン・アレイの最上段に与えられる大
域的累算の途中結果は当然０であるから（第１Ｂ
図最上段においてＡオペランド入力の各ビツトの
右側に２個の０入力が与えられていることを参
照）、ブロツク１に用いられるセル４については
第４図に示す様な、冗長なFADDを除去したセ
ルを用いることにより、伝搬遅延を更に減少させ
ることができる。
第１Ａ図ないし第１Ｃ図は従来の乗算器のブロ
ツク図、第１図は第１Ａ図ないし第１Ｃ図の接続
関係を示す図、第２Ａ図ないし第２Ｈ図は本発明
の実施例の乗算器中で用いられるセル１ないしセ
ル８の回路図、第３図は本発明の実施例の乗算器
を64ビツト×64ビツト用として構成した場合にお
ける部分積の生成・累算を行なうアレイの例を示
す図、第４図は第３図に示したアレイのブロツク
１内のセル４のかわりに用いることができるセル
の回路図である。 １０：コード化論理回路、２０：リツプル累算
器、３０：負乗数補正器、４０：キヤリイ伝搬加
算器、３１０：メイン・アレイ、３２０：終端セ
ル列、３３０：セル列。
ツク図、第１図は第１Ａ図ないし第１Ｃ図の接続
関係を示す図、第２Ａ図ないし第２Ｈ図は本発明
の実施例の乗算器中で用いられるセル１ないしセ
ル８の回路図、第３図は本発明の実施例の乗算器
を64ビツト×64ビツト用として構成した場合にお
ける部分積の生成・累算を行なうアレイの例を示
す図、第４図は第３図に示したアレイのブロツク
１内のセル４のかわりに用いることができるセル
の回路図である。 １０：コード化論理回路、２０：リツプル累算
器、３０：負乗数補正器、４０：キヤリイ伝搬加
算器、３１０：メイン・アレイ、３２０：終端セ
ル列、３３０：セル列。
Claims (1)
- 【特許請求の範囲】 １ デイジタル数間の乗算にあたつて複数の部分
積を並列的に生成し、前記複数の部分積を累算す
る乗算器において、 前記複数の部分積を複数の群に分割するととも
に、 前記各群内で前記部分積を局所的に累算する手
段と、 前記各群内での局所的な累算結果を前記各群間
で大域的に累算して積を得る手段 とを設け、 前記複数の群の各々に含まれる部分積の個数
は、それぞれの群からの局所的な累算結果の大域
的な累算の伝播経路の先に行くにつれてほぼ等差
数列的に増加するように定められる ことを特徴とする乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/434,298 US4545028A (en) | 1982-10-13 | 1982-10-13 | Partial product accumulation in high performance multipliers |
| US434298 | 1982-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981737A JPS5981737A (ja) | 1984-05-11 |
| JPH0312738B2 true JPH0312738B2 (ja) | 1991-02-20 |
Family
ID=23723657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179051A Granted JPS5981737A (ja) | 1982-10-13 | 1983-09-27 | 乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4545028A (ja) |
| EP (1) | EP0109137B1 (ja) |
| JP (1) | JPS5981737A (ja) |
| DE (1) | DE3381935D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| US4646257A (en) * | 1983-10-03 | 1987-02-24 | Texas Instruments Incorporated | Digital multiplication circuit for use in a microprocessor |
| US4680701A (en) * | 1984-04-11 | 1987-07-14 | Texas Instruments Incorporated | Asynchronous high speed processor having high speed memories with domino circuits contained therein |
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
| US4831577A (en) * | 1986-09-17 | 1989-05-16 | Intersil, Inc. | Digital multiplier architecture with triple array summation of partial products |
| US4839848A (en) * | 1987-09-14 | 1989-06-13 | Unisys Corporation | Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders |
| DE3823722A1 (de) * | 1988-07-13 | 1990-01-18 | Siemens Ag | Multiplizierer |
| EP0448367B1 (en) * | 1990-03-20 | 1998-12-23 | Fujitsu Limited | High speed digital parallel multiplier |
| US5808927A (en) * | 1994-10-18 | 1998-09-15 | International Business Machines Corporation | Apparatus for performing two's complement and unsigned multiply accumulate |
| EP1622178A1 (en) * | 2004-07-29 | 2006-02-01 | Ecole Polytechnique Federale De Lausanne (Epfl) | 2,2 -Bipyridine ligand, sensitizing dye and dye sensitized solar cell |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5270727A (en) * | 1975-12-10 | 1977-06-13 | Fujitsu Ltd | Computation system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2007353C3 (de) * | 1970-02-18 | 1973-11-29 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Vierteiliges Addierwerk |
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
-
1982
- 1982-10-13 US US06/434,298 patent/US4545028A/en not_active Expired - Lifetime
-
1983
- 1983-06-08 DE DE8383303303T patent/DE3381935D1/de not_active Expired - Lifetime
- 1983-06-08 EP EP83303303A patent/EP0109137B1/en not_active Expired
- 1983-09-27 JP JP58179051A patent/JPS5981737A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5270727A (en) * | 1975-12-10 | 1977-06-13 | Fujitsu Ltd | Computation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5981737A (ja) | 1984-05-11 |
| EP0109137A2 (en) | 1984-05-23 |
| DE3381935D1 (de) | 1990-11-15 |
| US4545028A (en) | 1985-10-01 |
| EP0109137B1 (en) | 1990-10-10 |
| EP0109137A3 (en) | 1986-05-14 |
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