JPH07191832A - ２進数２乗回路 - Google Patents
２進数２乗回路Info
- Publication number
- JPH07191832A JPH07191832A JP6298031A JP29803194A JPH07191832A JP H07191832 A JPH07191832 A JP H07191832A JP 6298031 A JP6298031 A JP 6298031A JP 29803194 A JP29803194 A JP 29803194A JP H07191832 A JPH07191832 A JP H07191832A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- word
- bit
- sum
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/552—Powers or roots, e.g. Pythagorean sums
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/552—Indexing scheme relating to groups G06F7/552 - G06F7/5525
- G06F2207/5523—Calculates a power, e.g. the square, of a number or a function, e.g. polynomials
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は高速で小型化を図れる２進数
２乗回路を提供することである。 【構成】 ｘ0 〜ｘn-1 のｎビットの２進数Ｘを２乗す
る２乗回路は前処理回路を含み、当該回路はｉ及びｊが
ｉ≦ｊで０〜ｎ−１で変化し、数Ｘのビットの全ての積
ｘi ｘj のグループを形成する。この前処理回路の出力
は各ワードが連続することによって形成されるようにワ
ードであり、先のワードを形成する後に積の前記グルー
プから残った積の中から選択された積の数Ｘのビットを
全ての積ｘi ｘj のグループを形成される。またこの前
処理回路はｉがｊから異なるときワードの重みｉ＋ｊ＋
１に、又はｉ＝ｊのとき重み２ｉに分類された前記連続
する各積ｘi ｙj を形成する。加算器は数Ｘの２乗とし
てワードを合計するために接続される。
２乗回路を提供することである。 【構成】 ｘ0 〜ｘn-1 のｎビットの２進数Ｘを２乗す
る２乗回路は前処理回路を含み、当該回路はｉ及びｊが
ｉ≦ｊで０〜ｎ−１で変化し、数Ｘのビットの全ての積
ｘi ｘj のグループを形成する。この前処理回路の出力
は各ワードが連続することによって形成されるようにワ
ードであり、先のワードを形成する後に積の前記グルー
プから残った積の中から選択された積の数Ｘのビットを
全ての積ｘi ｘj のグループを形成される。またこの前
処理回路はｉがｊから異なるときワードの重みｉ＋ｊ＋
１に、又はｉ＝ｊのとき重み２ｉに分類された前記連続
する各積ｘi ｙj を形成する。加算器は数Ｘの２乗とし
てワードを合計するために接続される。
Description
【０００１】
【産業上の利用分野】本発明は以下に伝搬された［ｘ
n-1 ，ｘn-1 ，・・・ｘ0 ］のｎビット２進数Ｘを２乗
する２乗回路に関する。
n-1 ，ｘn-1 ，・・・ｘ0 ］のｎビット２進数Ｘを２乗
する２乗回路に関する。
【０００２】
【従来の技術】２進数Ｘを２乗するために、不揮発性メ
モリ（ＲＯＭ）に記憶された２乗された数のテーブルが
共通にＲＯＭのアドレスライン上に提案される数Ｘに対
して使用される。ｎビットの数Ｘの２乗の全てを記憶す
るために、ＲＯＭのサイズは２ｎビットの２n ワードで
なければならない。そのようなＲＯＭのテーブルは特に
シリコン領域において大きくなる。
モリ（ＲＯＭ）に記憶された２乗された数のテーブルが
共通にＲＯＭのアドレスライン上に提案される数Ｘに対
して使用される。ｎビットの数Ｘの２乗の全てを記憶す
るために、ＲＯＭのサイズは２ｎビットの２n ワードで
なければならない。そのようなＲＯＭのテーブルは特に
シリコン領域において大きくなる。
【０００３】更に、ＲＯＭは長いアクセスタイムを有す
る。共通の技術において、ＲＯＭでの連続的なワードは
ほぼ５０ＭＨｚの周波数でアクセスすることができな
い。
る。共通の技術において、ＲＯＭでの連続的なワードは
ほぼ５０ＭＨｚの周波数でアクセスすることができな
い。
【０００４】数Ｘを２乗するための他の方法は数Ｘに２
倍として供給される２進数乗算を用いることである。以
下説明するブース乗算として伝搬する従来の２進数乗算
の動作は各々小さな領域を使用し早いということで有効
である。
倍として供給される２進数乗算を用いることである。以
下説明するブース乗算として伝搬する従来の２進数乗算
の動作は各々小さな領域を使用し早いということで有効
である。
【０００５】ｘ020+ｘ121+・・・ ｘi2i+・・・ ｘn-12n-1 に
よって十進数で表される２進数Ｘとｙ020+ｙ121+・・・ ｙ
i2i+・・・ ｙn-12n-1 によって十進数で表される２進数Ｙ
を乗算することによって、積ＸＹは積ｘi ｙj 2i+j の全
ての和に十進数で同じように得られ、ｘi ＝０又は１、
ｙi ＝０又は１、かつｉ及びｊは０とｎ−１の間で変化
する。
よって十進数で表される２進数Ｘとｙ020+ｙ121+・・・ ｙ
i2i+・・・ ｙn-12n-1 によって十進数で表される２進数Ｙ
を乗算することによって、積ＸＹは積ｘi ｙj 2i+j の全
ての和に十進数で同じように得られ、ｘi ＝０又は１、
ｙi ＝０又は１、かつｉ及びｊは０とｎ−１の間で変化
する。
【０００６】積ｘi ｙj （０又は１に等しい）は２進数
の積ｘｙの有効な重みに相当し、Ｌ１〜Ｌｎの数のｎラ
インと右から左へ０〜２ｎ−２の数の２ｎ−１列を有す
るテーブルに配列される。
の積ｘｙの有効な重みに相当し、Ｌ１〜Ｌｎの数のｎラ
インと右から左へ０〜２ｎ−２の数の２ｎ−１列を有す
るテーブルに配列される。
【０００７】図１は例えば４ビットの数ＸとＹを有する
テーブルを示す図である。重みｋの列で、ｉ＋ｊ＝ｋで
あるような積ｘi ｙj の全ては有効的に配列される。そ
のテーブルは再現されるように満たされる。各積ｘi ｙ
j の値（０又は１）は数Ｘのビットｘi と数Ｙのビット
ｙj との間の論理ＡＮＤを定義する前処理回路によって
得られる。有効な重みのビットのワードＬp に相当する
各ラインＬp （ｐ＝１，２，・・・ｎ）は各々ラインＬ
p のセルの内容によって構成される。所定の２進数積Ｘ
ＹはワードＬ１〜Ｌｎの和によって得られる。
テーブルを示す図である。重みｋの列で、ｉ＋ｊ＝ｋで
あるような積ｘi ｙj の全ては有効的に配列される。そ
のテーブルは再現されるように満たされる。各積ｘi ｙ
j の値（０又は１）は数Ｘのビットｘi と数Ｙのビット
ｙj との間の論理ＡＮＤを定義する前処理回路によって
得られる。有効な重みのビットのワードＬp に相当する
各ラインＬp （ｐ＝１，２，・・・ｎ）は各々ラインＬ
p のセルの内容によって構成される。所定の２進数積Ｘ
ＹはワードＬ１〜Ｌｎの和によって得られる。
【０００８】以下、交互に使用されるテーブルの“ライ
ン”と“ワード”のような項はテーブルの“セル”、
“項”や“ビット”である。
ン”と“ワード”のような項はテーブルの“セル”、
“項”や“ビット”である。
【０００９】ワードＬ１〜Ｌｎを合計するために、組に
よってワードを合計するための第１の直列の加算器、組
によって第１の直列の加算器の出力を合計するための第
２の直列の加算器を共通に使用する。図１の一例とし
て、第１の加算器はワードＬ１とＬ２を合計し、第２の
加算器はワードＬ３とＬ４を合計し、かつ第３の加算器
は第１と第２の加算器によって供給される結果を合計す
る。通常、ｎ−１個の加算器はｎのワードＬを合計する
ために必要である。
よってワードを合計するための第１の直列の加算器、組
によって第１の直列の加算器の出力を合計するための第
２の直列の加算器を共通に使用する。図１の一例とし
て、第１の加算器はワードＬ１とＬ２を合計し、第２の
加算器はワードＬ３とＬ４を合計し、かつ第３の加算器
は第１と第２の加算器によって供給される結果を合計す
る。通常、ｎ−１個の加算器はｎのワードＬを合計する
ために必要である。
【００１０】ブース乗算が数Ｘを２乗するために使用さ
れるとき、図１の１つのテーブルはｙ'sをｘ'sで置き換
えることによって得られる。
れるとき、図１の１つのテーブルはｙ'sをｘ'sで置き換
えることによって得られる。
【００１１】図２Ａは従来の加算器の和のセルを示す図
である。合計するための２つのワードの重みｉ，Ａi ，
とＢi の２つのビットは排他的なＯＲゲート１０に供給
され、出力はビットＡi とＢi の和Ｓi を供給する。更
に、ゲート１０には合計するための２つのワードの重み
ｉ−１のビットを合計する先のセルによって生じる桁上
げビットＣi −１が供給される。セルは３つのＡＮＤゲ
ート１４の出力が供給されるＯＲゲート１２を介して次
のセルへ桁上げビットＣi を供給する。第１のゲート１
４にはビットＡi とＢi が供給され、第２のゲートには
ビットＡi とＣi −１が供給され、第３のゲートにはビ
ットＢi とＣi −１が供給される。
である。合計するための２つのワードの重みｉ，Ａi ，
とＢi の２つのビットは排他的なＯＲゲート１０に供給
され、出力はビットＡi とＢi の和Ｓi を供給する。更
に、ゲート１０には合計するための２つのワードの重み
ｉ−１のビットを合計する先のセルによって生じる桁上
げビットＣi −１が供給される。セルは３つのＡＮＤゲ
ート１４の出力が供給されるＯＲゲート１２を介して次
のセルへ桁上げビットＣi を供給する。第１のゲート１
４にはビットＡi とＢi が供給され、第２のゲートには
ビットＡi とＣi −１が供給され、第３のゲートにはビ
ットＢi とＣi −１が供給される。
【００１２】ｐビットの加算器はｐ−１セルを含み、図
２Ａの１つのような全加算器として伝搬し、かつ重み０
においてここで説明するいわゆる半加算器を含む。
２Ａの１つのような全加算器として伝搬し、かつ重み０
においてここで説明するいわゆる半加算器を含む。
【００１３】ゲート１２及び１４は特有なスイッチング
タイムを有する。そして桁上げビットＣi は入力Ａi ，
Ｂi 及びＣi −１が不変である後に短く不変である。同
じことが桁上げビットＣi −１が先のセルの入力が不変
である後に短く不変値を有することが事実である。桁上
げビットは高い重みのセルへ重み０のセルから伝搬する
ことが言える。ｐビット加算器の出力の安定はｐに比例
して伝搬タイムに等しい。
タイムを有する。そして桁上げビットＣi は入力Ａi ，
Ｂi 及びＣi −１が不変である後に短く不変である。同
じことが桁上げビットＣi −１が先のセルの入力が不変
である後に短く不変値を有することが事実である。桁上
げビットは高い重みのセルへ重み０のセルから伝搬する
ことが言える。ｐビット加算器の出力の安定はｐに比例
して伝搬タイムに等しい。
【００１４】更に、第１の加算器の出力は第２の加算器
に供給され、第１の加算器の出力が不変であるとき第２
の加算器の出力は安定できる。縦続接続の加算器のセッ
トの最後の加算器の安定時間は加算器の数に応じて増加
する。
に供給され、第１の加算器の出力が不変であるとき第２
の加算器の出力は安定できる。縦続接続の加算器のセッ
トの最後の加算器の安定時間は加算器の数に応じて増加
する。
【００１５】また、縦続接続の加算器を使用してブース
乗算のような回路の速度を増加するために、加算器のサ
イズや縦続接続の加算器の数を減らすことに有効であ
る。
乗算のような回路の速度を増加するために、加算器のサ
イズや縦続接続の加算器の数を減らすことに有効であ
る。
【００１６】図１のテーブルは使用される加算器を簡略
化するためにかつ安定時間を減らすために実現されるい
くつかの特性を有する。実に、テーブルのセルの多数は
空（０）である。ワードＬ３とＬ４を合計するために、
例えば５ビット加算器は通常必要とされる。しかし、ワ
ードＬ３の重み０と１のビットは０であり、ワードＬ４
の重み０〜２と４のビットは０である。ワードＬ３とＬ
４を合計する加算器で、出力Ｓ0 とＳ1 は強制的に０に
し、出力Ｓ2 は直接にワードＬ３の重み２（ｘ2 ｙ0 ）
のビットに接続される。重み３のビットを合計するため
に半加算器が使用され、重み４のビットを合計するため
にビットの１つが０であるので半加算器に類似するセル
が使用される。そして、５ビットの加算器を使用する代
わりに、２つの半加算器のみをもつ加算器が使用され
る。
化するためにかつ安定時間を減らすために実現されるい
くつかの特性を有する。実に、テーブルのセルの多数は
空（０）である。ワードＬ３とＬ４を合計するために、
例えば５ビット加算器は通常必要とされる。しかし、ワ
ードＬ３の重み０と１のビットは０であり、ワードＬ４
の重み０〜２と４のビットは０である。ワードＬ３とＬ
４を合計する加算器で、出力Ｓ0 とＳ1 は強制的に０に
し、出力Ｓ2 は直接にワードＬ３の重み２（ｘ2 ｙ0 ）
のビットに接続される。重み３のビットを合計するため
に半加算器が使用され、重み４のビットを合計するため
にビットの１つが０であるので半加算器に類似するセル
が使用される。そして、５ビットの加算器を使用する代
わりに、２つの半加算器のみをもつ加算器が使用され
る。
【００１７】
【発明が解決しようとする課題】図２Ｂは半加算器を示
す図である。合計される数のビットの１つが０になると
き、又はセルが第１の１（非桁上げビットが供給され
る）であるとき、セルの構成は簡略化される。ビットの
１つ、例えばＢi が０であるときセルは０でないビット
Ａi と先のセルによって供給される桁上げビットＣi −
１が供給される排他的ＯＲゲート１６を含む。ビットＡ
i とＣi −１が供給されるＡＮＤゲート１８は次のセル
に桁上げビットＣi を供給する。加算器の第１のセルは
ｉ＝０を除いて同じ構成であり、ビットＢ0 は桁上げビ
ットＣi −１の代わりにゲート１６に供給される。図２
Ｂの構成は図２Ａの構成のものより簡単でかつ早い。そ
して、可能とするたびにこのような構成を使用すること
は得策である。
す図である。合計される数のビットの１つが０になると
き、又はセルが第１の１（非桁上げビットが供給され
る）であるとき、セルの構成は簡略化される。ビットの
１つ、例えばＢi が０であるときセルは０でないビット
Ａi と先のセルによって供給される桁上げビットＣi −
１が供給される排他的ＯＲゲート１６を含む。ビットＡ
i とＣi −１が供給されるＡＮＤゲート１８は次のセル
に桁上げビットＣi を供給する。加算器の第１のセルは
ｉ＝０を除いて同じ構成であり、ビットＢ0 は桁上げビ
ットＣi −１の代わりにゲート１６に供給される。図２
Ｂの構成は図２Ａの構成のものより簡単でかつ早い。そ
して、可能とするたびにこのような構成を使用すること
は得策である。
【００１８】本発明の目的はブース方法を基本とする特
に高速の２乗回路を提供することである。
に高速の２乗回路を提供することである。
【００１９】本発明の更に他の目的は特に小さい領域を
占める２乗回路を提供することである。
占める２乗回路を提供することである。
【００２０】
【課題を解決するための手段及び作用】これらの目的を
達成するために、本発明はｎビットの２進数Ｘ，ｘ0 〜
ｘn-1を２乗するための２乗回路を提供する。２乗回路
は数Ｘのビットの積ｘi ｙj （ｉとｊは０〜ｎ−１で変
化し、ｉ≧ｊである）のセットを形成する前処理回路を
含む。各ワードが連続することによって形成されるよう
に前処理回路の出力はワードを供給し、先のワードの形
態後の積のセットから残る積の中で選択される積で可能
な限り十分である。もしｉがｊから異なり、又は重み２
ｉでもしｉ＝ｊのとき、この連続の各積ｘi ｙj はワー
ドの重みｉ＋ｊ＋１に分類される。加算器は数Ｘの２乗
としてワードを合計するために接続される。
達成するために、本発明はｎビットの２進数Ｘ，ｘ0 〜
ｘn-1を２乗するための２乗回路を提供する。２乗回路
は数Ｘのビットの積ｘi ｙj （ｉとｊは０〜ｎ−１で変
化し、ｉ≧ｊである）のセットを形成する前処理回路を
含む。各ワードが連続することによって形成されるよう
に前処理回路の出力はワードを供給し、先のワードの形
態後の積のセットから残る積の中で選択される積で可能
な限り十分である。もしｉがｊから異なり、又は重み２
ｉでもしｉ＝ｊのとき、この連続の各積ｘi ｙj はワー
ドの重みｉ＋ｊ＋１に分類される。加算器は数Ｘの２乗
としてワードを合計するために接続される。
【００２１】本発明の実施例として、前処理回路は同じ
重みを有する２つのワードの２つのビットに相当する通
常の積の和を形成するために手段を含む。この和は２つ
のビットの１に供給され、他のビットは０に強制的にな
り、和の桁上げビットがワードの１つの通常０ビットに
伝搬される。
重みを有する２つのワードの２つのビットに相当する通
常の積の和を形成するために手段を含む。この和は２つ
のビットの１に供給され、他のビットは０に強制的にな
り、和の桁上げビットがワードの１つの通常０ビットに
伝搬される。
【００２２】本発明の実施例に関して、前処理回路は和
によって変形されるビットの値と桁上げビットの伝搬を
直接に数Ｘのビットから形成される。
によって変形されるビットの値と桁上げビットの伝搬を
直接に数Ｘのビットから形成される。
【００２３】本発明の実施例に関して、回路はｎ＋１ビ
ットのｘ0 −ｘn の示された数Ｘ'を２乗する。この目
的に、前処理回路はワードを形成するためにセットに加
算し、次の項：１はワードの重みｎ＋１に分類し、ｘn
はワードの重み２ｎに分類し、ｉは０〜ｎ−１に変わ
り、積ｘi ｘn の補数は各々ワードの重みｉ＋ｎ＋１に
分類される。
ットのｘ0 −ｘn の示された数Ｘ'を２乗する。この目
的に、前処理回路はワードを形成するためにセットに加
算し、次の項：１はワードの重みｎ＋１に分類し、ｘn
はワードの重み２ｎに分類し、ｉは０〜ｎ−１に変わ
り、積ｘi ｘn の補数は各々ワードの重みｉ＋ｎ＋１に
分類される。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３Ａはグループ化された積の全ての組合せであ
る数Ｘを２乗したときの図１のテーブルを示す図であ
る。各列において、積ｘi ｘj ，ｘj ｘi の各組は積２
ｘi ｘj によって置き換えられる。積ｘi ｘj （０×０
又は１×１）はテーブルで表されるようにｘi に等し
い。積ｘi ｘj の２による乗算は左に１つの列のシフト
する積になる。
する。図３Ａはグループ化された積の全ての組合せであ
る数Ｘを２乗したときの図１のテーブルを示す図であ
る。各列において、積ｘi ｘj ，ｘj ｘi の各組は積２
ｘi ｘj によって置き換えられる。積ｘi ｘj （０×０
又は１×１）はテーブルで表されるようにｘi に等し
い。積ｘi ｘj の２による乗算は左に１つの列のシフト
する積になる。
【００２５】図３Ｂはこれらの左シフトの結果を示す図
である。もしｎが偶数であるときｎ／２＋１ライン（本
実施例では３）のテーブルが得られ、ｎが奇数であると
き（ｎ＋１）／２ラインのテーブルが得られる。ｉ＜ｊ
（又はｊ＜ｉ）であるので各積ｘi ｘj は重みｉ＋ｊ＋
１の列に配列され、各項ｘk （積ｘk ｘk に一致する）
は重み２ｋの列に配列される。
である。もしｎが偶数であるときｎ／２＋１ライン（本
実施例では３）のテーブルが得られ、ｎが奇数であると
き（ｎ＋１）／２ラインのテーブルが得られる。ｉ＜ｊ
（又はｊ＜ｉ）であるので各積ｘi ｘj は重みｉ＋ｊ＋
１の列に配列され、各項ｘk （積ｘk ｘk に一致する）
は重み２ｋの列に配列される。
【００２６】テーブルのラインに一致するワードＬの和
は所定の２乗数Ｘ2 を構成する。直接ブース（Booth's
）方法を適用することによって得られる、もしｎが偶
数であるならばｎ／２＋１ワードを得、又はｎが奇数で
あるならば（ｎ＋１）／２ワードを得るために、本発明
の最初のステップは合計されたワードを記録する。更
に、加算するワードは０（無又は０セルに相当する）で
ビットの大きい数を持つことが認識される。そして、加
算器の数が減らされるという事実から離れて全加算器を
含む加算器が使用可能である。よって、各加算器はより
早く、かつより小型である。
は所定の２乗数Ｘ2 を構成する。直接ブース（Booth's
）方法を適用することによって得られる、もしｎが偶
数であるならばｎ／２＋１ワードを得、又はｎが奇数で
あるならば（ｎ＋１）／２ワードを得るために、本発明
の最初のステップは合計されたワードを記録する。更
に、加算するワードは０（無又は０セルに相当する）で
ビットの大きい数を持つことが認識される。そして、加
算器の数が減らされるという事実から離れて全加算器を
含む加算器が使用可能である。よって、各加算器はより
早く、かつより小型である。
【００２７】発明の見地はテーブルの付加セル、特にラ
インの最も外側のセルかつ全ラインをなくすることであ
る。
インの最も外側のセルかつ全ラインをなくすることであ
る。
【００２８】図３Ｃは発明のこの見地に関する図３Ｂの
テーブルの最適なステップを示す図である。前述のテー
ブルを示す図３Ｂにおいて、点線で囲まれた部分はこの
最適化を実行するするために変形された構成要素を示
す。図３Ｃのテーブルを得るために、ラインＬ２、列４
の項ｘ1 ｘ2 はこの項の和及びラインＬ２、列４での項
ｘ1 *ｘ2 を供給するラインＬ３、列４の項ｘ2 に置き換
えられる。表示「* 」は補数された数を示す。もちろ
ん、項ｘ1 ｘ2 とｘ2 の和は桁上げビットｘ1 ｘ2を供
給する。桁上げビットはラインＬ２、列５に空セルに挿
入される。
テーブルの最適なステップを示す図である。前述のテー
ブルを示す図３Ｂにおいて、点線で囲まれた部分はこの
最適化を実行するするために変形された構成要素を示
す。図３Ｃのテーブルを得るために、ラインＬ２、列４
の項ｘ1 ｘ2 はこの項の和及びラインＬ２、列４での項
ｘ1 *ｘ2 を供給するラインＬ３、列４の項ｘ2 に置き換
えられる。表示「* 」は補数された数を示す。もちろ
ん、項ｘ1 ｘ2 とｘ2 の和は桁上げビットｘ1 ｘ2を供
給する。桁上げビットはラインＬ２、列５に空セルに挿
入される。
【００２９】本発明の他の見地に関して、和（例えば列
４でのｘ1 *ｘ2 ）及び桁上げビット（例えば列５でのｘ
1 ｘ2 ）は加算器によって得られないし、論理ゲートに
よって数Ｘのビット（ｘ1 とｘ2 ）から直接に、対応す
るセル（ｘ1 ｘ2 とｘ2 ）の値を合計する。これは直列
に接続された論理ゲートの数を減少し、回路の反応速度
を増加する。
４でのｘ1 *ｘ2 ）及び桁上げビット（例えば列５でのｘ
1 ｘ2 ）は加算器によって得られないし、論理ゲートに
よって数Ｘのビット（ｘ1 とｘ2 ）から直接に、対応す
るセル（ｘ1 ｘ2 とｘ2 ）の値を合計する。これは直列
に接続された論理ゲートの数を減少し、回路の反応速度
を増加する。
【００３０】図３Ｃのステップはテーブルのラインを省
くことを実現できるものである。加算器の使用は図３Ｂ
のテーブルから得られる回路に関して２乗される。
くことを実現できるものである。加算器の使用は図３Ｂ
のテーブルから得られる回路に関して２乗される。
【００３１】図３Ｄは図３Ｃのテーブルの最適なステッ
プを示す図である。図３Ｃのテーブルでの変形された構
成要素は点線で囲まれている。ラインＬ１、列２での項
ｘ0ｘ1 はそれ自身の和及びラインＬ２、列２での項ｘ1
に置き換えられる。項ｘ0 *ｘ1 はラインＬ１、列２で
得られ、桁上げビットｘ0 ｘ1 は空セルを満たすライン
Ｌ２、列３に挿入される。前述のように、合計と桁上げ
ビットは直接に数Ｘのビットｘ0 とｘ1 から得られる。
プを示す図である。図３Ｃのテーブルでの変形された構
成要素は点線で囲まれている。ラインＬ１、列２での項
ｘ0ｘ1 はそれ自身の和及びラインＬ２、列２での項ｘ1
に置き換えられる。項ｘ0 *ｘ1 はラインＬ１、列２で
得られ、桁上げビットｘ0 ｘ1 は空セルを満たすライン
Ｌ２、列３に挿入される。前述のように、合計と桁上げ
ビットは直接に数Ｘのビットｘ0 とｘ1 から得られる。
【００３２】この最適化はラインＬ２（ワードＬ２の）
右に表す付加の空セルを動かす。そして、ワードＬ１及
びＬ２を合計するために、４ビットの加算器は図３Ｃの
場合での５ビットの加算器の代わりに必要される。ワー
ドＬ１及びＬ２の重み３〜６のビットは加算器に供給さ
れ、ワードＬ１の重み０〜２のビットは直接に数Ｘ2の
重み０〜２のビットを構成する。よって、この最適化は
サイズを小さくし、回路の反応時間が短くすることが実
現できる。
右に表す付加の空セルを動かす。そして、ワードＬ１及
びＬ２を合計するために、４ビットの加算器は図３Ｃの
場合での５ビットの加算器の代わりに必要される。ワー
ドＬ１及びＬ２の重み３〜６のビットは加算器に供給さ
れ、ワードＬ１の重み０〜２のビットは直接に数Ｘ2の
重み０〜２のビットを構成する。よって、この最適化は
サイズを小さくし、回路の反応時間が短くすることが実
現できる。
【００３３】図４Ａは図３Ｂのテーブルからわかる２乗
回路を示す図である。この回路は２乗される数Ｘのビッ
トを受信する前処理回路３０を含む。これらの前処理回
路は図３Ｂのテーブルの０でない項（ｘi ｘj ，ｘk ）
のすべてを供給し、それらは直接にＡＮＤゲートによっ
て数Ｘのビットｘから得られる。５ビットの加算器３２
はワードＬ１及びＬ２の重み２〜６のビットを合計す
る。ワードＬ１の重み０〜１のビットは直接に２乗数Ｘ
2 の重み０〜１のビットとして供給される。４ビット加
算器３４は加算器３２の４つの最大重要な出力ビットの
ワードＬ３を合計し、少なくとも重要の２つの出力は直
接に２乗数Ｘ2 の重み２〜３のビットとして供給され
る。ワードＬ３の１つのビットを除くすべてのビットが
０であるので加算器３４は半加算器のみを含む。
回路を示す図である。この回路は２乗される数Ｘのビッ
トを受信する前処理回路３０を含む。これらの前処理回
路は図３Ｂのテーブルの０でない項（ｘi ｘj ，ｘk ）
のすべてを供給し、それらは直接にＡＮＤゲートによっ
て数Ｘのビットｘから得られる。５ビットの加算器３２
はワードＬ１及びＬ２の重み２〜６のビットを合計す
る。ワードＬ１の重み０〜１のビットは直接に２乗数Ｘ
2 の重み０〜１のビットとして供給される。４ビット加
算器３４は加算器３２の４つの最大重要な出力ビットの
ワードＬ３を合計し、少なくとも重要の２つの出力は直
接に２乗数Ｘ2 の重み２〜３のビットとして供給され
る。ワードＬ３の１つのビットを除くすべてのビットが
０であるので加算器３４は半加算器のみを含む。
【００３４】図４Ｂは図３Ｄの最適化のステップによっ
て提供される本発明に係る２乗回路の実施例を示す図で
ある。また２乗回路は数Ｘのビットが入力されて図３Ｄ
のテーブルの０でない項のすべてを供給する前処理回路
３０を含む。これらの項は当業者であればテーブル（例
えば項ｘ0 *ｘ1 はビットｘ1 とビットｘ0 の補数を受信
するＡＮＤゲートによって得られる）からわかる論理ゲ
ートの所望の組合せを介して直接に数Ｘのビットｘから
得られる。ワードＬ１の重み０〜２のビットは数Ｘ2 の
重み０〜２のビットとして供給され、ワードＬ１及びＬ
２の重み３〜６のビットは数Ｘ2 の重み３〜７の５つの
残ったビットを供給するための加算器３６によって加算
される。この実施例をもって、１つの加算器は図４Ａの
実施例に比べて要求される。
て提供される本発明に係る２乗回路の実施例を示す図で
ある。また２乗回路は数Ｘのビットが入力されて図３Ｄ
のテーブルの０でない項のすべてを供給する前処理回路
３０を含む。これらの項は当業者であればテーブル（例
えば項ｘ0 *ｘ1 はビットｘ1 とビットｘ0 の補数を受信
するＡＮＤゲートによって得られる）からわかる論理ゲ
ートの所望の組合せを介して直接に数Ｘのビットｘから
得られる。ワードＬ１の重み０〜２のビットは数Ｘ2 の
重み０〜２のビットとして供給され、ワードＬ１及びＬ
２の重み３〜６のビットは数Ｘ2 の重み３〜７の５つの
残ったビットを供給するための加算器３６によって加算
される。この実施例をもって、１つの加算器は図４Ａの
実施例に比べて要求される。
【００３５】前述の説明において、正の数Ｘが合計され
る。しかし、本発明はｎ＋１ビット［ｘn ，ｘn-1 ，・
・・ｘ0 ］の２進数Ｘ’を表すために提案され、ビット
ｘnは表すビットである。表される数Ｘ’は積ｘi2i
（０〜ｎ−１からレンジ幅ｉ）と項−ｘn 2n の各和によ
って十進数で表される。この数は２乗されるとき十進数
で表される次の項の和が得られる。 −Ｘ2 、負の２進数Ｘ＝［ｘn-1 ，ｘn-2 ，・・・ｘ
0 ］の十進数で表される２乗、 −０〜ｎ−１のレンジ幅ｉで項−ｘi ｘn2i+n+1 の和、
及び −項ｘn22n
る。しかし、本発明はｎ＋１ビット［ｘn ，ｘn-1 ，・
・・ｘ0 ］の２進数Ｘ’を表すために提案され、ビット
ｘnは表すビットである。表される数Ｘ’は積ｘi2i
（０〜ｎ−１からレンジ幅ｉ）と項−ｘn 2n の各和によ
って十進数で表される。この数は２乗されるとき十進数
で表される次の項の和が得られる。 −Ｘ2 、負の２進数Ｘ＝［ｘn-1 ，ｘn-2 ，・・・ｘ
0 ］の十進数で表される２乗、 −０〜ｎ−１のレンジ幅ｉで項−ｘi ｘn2i+n+1 の和、
及び −項ｘn22n
【００３６】もし“2's 補数”の従来の規定が示された
２進数を表すために提供されるならば２進数の補数はプ
ラス１の補数に等しいし、２乗数Ｘ2 は十進数で項Ｘ
2 、ｘn22n、2n+1の和、積（ｘi ｘn ）*2i+n+1 、０〜
ｎ−１のレンジ幅ｉで表される。
２進数を表すために提供されるならば２進数の補数はプ
ラス１の補数に等しいし、２乗数Ｘ2 は十進数で項Ｘ
2 、ｘn22n、2n+1の和、積（ｘi ｘn ）*2i+n+1 、０〜
ｎ−１のレンジ幅ｉで表される。
【００３７】図５Ａは数Ｘ’は５ビット（４ビット＋指
示ビット）を例としてこれらの項をグループ化するテー
ブルを示す図である。数Ｘ2 の項は列０〜６で図３Ｂの
テーブルで同じ方法で配列される。しかし、２つの付加
ライン（Ｌ４とＬ５）で、ｉが０〜ｎ−１の間で変化す
るとき項（ｘi ｘn ）* は対応する列ｉ＋ｎ＋１で配列
される。項１は列ｎ＋１（５）であり、項ｘn （ｘ4 ）
は列２ｎ（８）である。前述のように、所定の２乗Ｘ'2
はテーブルのラインを合計することによって得られる。
図５Ａの配列は最適ではないがブース方法から直接得ら
れる配列より効果的である。
示ビット）を例としてこれらの項をグループ化するテー
ブルを示す図である。数Ｘ2 の項は列０〜６で図３Ｂの
テーブルで同じ方法で配列される。しかし、２つの付加
ライン（Ｌ４とＬ５）で、ｉが０〜ｎ−１の間で変化す
るとき項（ｘi ｘn ）* は対応する列ｉ＋ｎ＋１で配列
される。項１は列ｎ＋１（５）であり、項ｘn （ｘ4 ）
は列２ｎ（８）である。前述のように、所定の２乗Ｘ'2
はテーブルのラインを合計することによって得られる。
図５Ａの配列は最適ではないがブース方法から直接得ら
れる配列より効果的である。
【００３８】図５Ｂは図５Ａのテーブルの最適なステッ
プを示す図である。数Ｘ2 に一致する項は図３Ｄに関す
る前述の説明によって最適化される。列８の項ｘ4 は列
８の最初のラインの中に挿入される。それで、ｎ／２＋
２ラインは（もしｎが偶数であるとき）付加される少な
くともｎ＋１ラインをブース方法を用いて付加される。
プを示す図である。数Ｘ2 に一致する項は図３Ｄに関す
る前述の説明によって最適化される。列８の項ｘ4 は列
８の最初のラインの中に挿入される。それで、ｎ／２＋
２ラインは（もしｎが偶数であるとき）付加される少な
くともｎ＋１ラインをブース方法を用いて付加される。
【００３９】図５Ｃは本発明に係る付加される最適化ス
テップを示すテーブルである。図５Ｂのテーブルで、こ
の最適化によって影響を及ぼす項は点線で囲まれてい
る。ラインＬ２、列５の項ｘ1 ｘ2 は列５、ラインＬ２
〜Ｌ４（ｘ1 ｘ2 ，（ｘ0 ｘ4）* ，１）の項の和に置
き換えられる。この和は図５ＣのテーブルにおいてＳ１
で表され、
テップを示すテーブルである。図５Ｂのテーブルで、こ
の最適化によって影響を及ぼす項は点線で囲まれてい
る。ラインＬ２、列５の項ｘ1 ｘ2 は列５、ラインＬ２
〜Ｌ４（ｘ1 ｘ2 ，（ｘ0 ｘ4）* ，１）の項の和に置
き換えられる。この和は図５ＣのテーブルにおいてＳ１
で表され、
【００４０】Ｓ１＝ｘ0 ｘ4 ＸＯＲｘ1 ｘ2 ＸＯＲは排他的論理ＯＲ素子を表す。
【００４１】この和の桁上げビットは列６の中に挿入さ
れる。この桁上げビットはラインＬ１，列６の項ｘ2 ｘ
3 に置き換えた和Ｓ２を形成するためにラインＬ１とＬ
２，列６の項（ｘ2 ｘ3 ，ｘ3 ）に加算される。和Ｓ２
は次のように表される。
れる。この桁上げビットはラインＬ１，列６の項ｘ2 ｘ
3 に置き換えた和Ｓ２を形成するためにラインＬ１とＬ
２，列６の項（ｘ2 ｘ3 ，ｘ3 ）に加算される。和Ｓ２
は次のように表される。
【００４２】 Ｓ２＝ｘ2 *ｘ3 ＸＯＲｘ1 ｘ2 ＯＲ（ｘ0 ｘ4 ）*
【００４３】和Ｓ２の桁上げビットＣ２はラインＬ１，
列７の空セルに挿入される。桁上げビットＣ２は次のよ
うに表される。
列７の空セルに挿入される。桁上げビットＣ２は次のよ
うに表される。
【００４４】Ｃ２＝ｘ3 （ｘ2 ＯＲ（ｘ0 ｘ4 ）* ）
【００４５】列５の項の和の桁上げビットは高い重みの
列（７）の空セルに伝搬される。そして、ラインＬ２の
重み６〜８のセルはなくされ、各々ラインＬ３の残った
項（ｘ1 ｘ4 ）* ，（ｘ2 ｘ4 ）* ，（ｘ3 ｘ4 ）* を
受信する。それで、テーブルは２つのラインによって減
少される。
列（７）の空セルに伝搬される。そして、ラインＬ２の
重み６〜８のセルはなくされ、各々ラインＬ３の残った
項（ｘ1 ｘ4 ）* ，（ｘ2 ｘ4 ）* ，（ｘ3 ｘ4 ）* を
受信する。それで、テーブルは２つのラインによって減
少される。
【００４６】図６は図５Ｃの最適化によって提供される
発明に係る２乗回路の実施例を示す図である。この回路
は図４Ｂの１つと異なり、前処理回路３０は図５Ｃのテ
ーブルの値を提供し、加算器３６は図５Ｃの列３〜７の
項を合計する５ビット加算器である。列８の項はそれら
が２乗数が正になるのでいつも０である示すビットに相
当するので無視される。更に、５ビットの加算器３６は
５ビットプラスの１つの桁上げビット上に和を通常供給
する。図６において、２乗数Ｘ'2の第９番目ビットを構
成する加算器３６の桁上げビットは無視される。
発明に係る２乗回路の実施例を示す図である。この回路
は図４Ｂの１つと異なり、前処理回路３０は図５Ｃのテ
ーブルの値を提供し、加算器３６は図５Ｃの列３〜７の
項を合計する５ビット加算器である。列８の項はそれら
が２乗数が正になるのでいつも０である示すビットに相
当するので無視される。更に、５ビットの加算器３６は
５ビットプラスの１つの桁上げビット上に和を通常供給
する。図６において、２乗数Ｘ'2の第９番目ビットを構
成する加算器３６の桁上げビットは無視される。
【００４７】ｎビット及び示すビットを有する２進数Ｘ
' は−２n と２n −１の間の十進数の値を有することが
できる。多くの場合で、例えばもしｎビットの２つの正
の２進数の間の相違に相当するならば数Ｘ' は−（２n
−１）と２n −１の間だけの十進数の値を有し、この場
合Ｘ' の２乗は２ｎビットで表される。反対に、もし数
Ｘ' が値−２n を有することができるならば、この数の
２乗は２ｎ＋１ビットで表され、重み２ｎの列が考慮さ
れる。
' は−２n と２n −１の間の十進数の値を有することが
できる。多くの場合で、例えばもしｎビットの２つの正
の２進数の間の相違に相当するならば数Ｘ' は−（２n
−１）と２n −１の間だけの十進数の値を有し、この場
合Ｘ' の２乗は２ｎビットで表される。反対に、もし数
Ｘ' が値−２n を有することができるならば、この数の
２乗は２ｎ＋１ビットで表され、重み２ｎの列が考慮さ
れる。
【００４８】図７Ａ及び７Ｂはｎ＝８ビットの正の数を
有して図３Ａ及び３Ｄの最適なステップに相当するテー
ブルを示す図である。
有して図３Ａ及び３Ｄの最適なステップに相当するテー
ブルを示す図である。
【００４９】図７Ａにおいて、項は図３Ｂに示されたよ
うな一般的な規定を有する区分けされる。テーブルはブ
ース方法を使用することによって得られる８の代わりに
５ラインを含む。
うな一般的な規定を有する区分けされる。テーブルはブ
ース方法を使用することによって得られる８の代わりに
５ラインを含む。
【００５０】図７Ｂにおいて、ラインの数は図３Ｃに係
る方法に関して４に減らされる。また、最も右の項は図
３Ｄに係って説明される方法でライン２，３の列４に除
かれる。ラインＬ１、列２の項ｘ0 ｘ1 はそれ自身の和
及びラインＬ２、列２の項Ｘ1 に置き換えられる。ライ
ンＬ１、列３の項ｘ0 ｘ2 はそれ自身の和及び列２で実
行される和の桁上げビットに置き換えられる。列３にお
いて、＋を丸で囲んだものは排他的ＯＲ演算に相当す
る。ラインＬ１、列４の項ｘ0 ｘ3 はラインＬ１〜Ｌ３
の列４の項の和及び列３で実行される和の桁上げビット
に置き換えられる。この和Ｓ0 は次のように表される。
る方法に関して４に減らされる。また、最も右の項は図
３Ｄに係って説明される方法でライン２，３の列４に除
かれる。ラインＬ１、列２の項ｘ0 ｘ1 はそれ自身の和
及びラインＬ２、列２の項Ｘ1 に置き換えられる。ライ
ンＬ１、列３の項ｘ0 ｘ2 はそれ自身の和及び列２で実
行される和の桁上げビットに置き換えられる。列３にお
いて、＋を丸で囲んだものは排他的ＯＲ演算に相当す
る。ラインＬ１、列４の項ｘ0 ｘ3 はラインＬ１〜Ｌ３
の列４の項の和及び列３で実行される和の桁上げビット
に置き換えられる。この和Ｓ0 は次のように表される。
【００５１】 Ｓ0 ＝ｘ0 ｘ3 ＸＯＲｘ2 （ｘ0 ＯＲｘ1 *）
【００５２】和Ｓ0 は４つの項の和に相当するので２重
の桁上げビットは生じる。１つの桁上げビットｘ1 ｘ2
はラインＬ３，列５に挿入され、他の桁上げビットｘ0
ｘ2ｘ3 は２つの各々空のセルにラインＬ４、列５に挿
入される。
の桁上げビットは生じる。１つの桁上げビットｘ1 ｘ2
はラインＬ３，列５に挿入され、他の桁上げビットｘ0
ｘ2ｘ3 は２つの各々空のセルにラインＬ４、列５に挿
入される。
【００５３】もちろん、前述されているように、テーブ
ルのセルの中に挿入された和は加算器によって、直接に
論理回路によって数Ｘのビットから得られない。そし
て、例えば、ラインＬ４、列５の項ｘ0 ｘ2 ｘ3 は各々
ビットｘ0 ，ｘ2 及びｘ3 が供給される３入力ＡＮＤゲ
ートによって得られる。
ルのセルの中に挿入された和は加算器によって、直接に
論理回路によって数Ｘのビットから得られない。そし
て、例えば、ラインＬ４、列５の項ｘ0 ｘ2 ｘ3 は各々
ビットｘ0 ，ｘ2 及びｘ3 が供給される３入力ＡＮＤゲ
ートによって得られる。
【００５４】図７Ｂのテーブルにおいて、ラインＬ４、
列１０の項は先のラインの項に加算することによって除
かれ、列１１に桁上げビットを挿入されることによって
除かれる。また、ラインＬ３、列１２の項は先のライン
の項に加算することによって除かれ、ラインＬ２、列１
３の空セルに桁上げビットを挿入されることによって除
かれる。ラインの両端でセルを除くことによって、これ
らのラインに付加される加算器の構成は簡単にする。特
に、ラインの最も右の端でセルを除くことによって、加
算器のビットの数が減る。特なる効果的な最適化はテー
ブルのラインの右と左の端で可能な多くの項と同じよう
に除くことによって得られる。当業者は多くの方法でこ
れらの項を除くことができる。テーブルで示される項の
除去は一例のみで示される。実際は各列の項はシャッフ
ルされ、かつ各シャッフルはテーブルのセルを除くため
に項の別々の和を供給する。
列１０の項は先のラインの項に加算することによって除
かれ、列１１に桁上げビットを挿入されることによって
除かれる。また、ラインＬ３、列１２の項は先のライン
の項に加算することによって除かれ、ラインＬ２、列１
３の空セルに桁上げビットを挿入されることによって除
かれる。ラインの両端でセルを除くことによって、これ
らのラインに付加される加算器の構成は簡単にする。特
に、ラインの最も右の端でセルを除くことによって、加
算器のビットの数が減る。特なる効果的な最適化はテー
ブルのラインの右と左の端で可能な多くの項と同じよう
に除くことによって得られる。当業者は多くの方法でこ
れらの項を除くことができる。テーブルで示される項の
除去は一例のみで示される。実際は各列の項はシャッフ
ルされ、かつ各シャッフルはテーブルのセルを除くため
に項の別々の和を供給する。
【００５５】図８は図７Ｂのテーブルの最適化によって
得られる発明に係る２乗回路の実施例の特別な効果を示
す図である。図７Ｂのテーブルの最初のラインの重み０
〜４の項は直接に供給するための２乗数の重み０〜４の
ビットとして供給される。
得られる発明に係る２乗回路の実施例の特別な効果を示
す図である。図７Ｂのテーブルの最初のラインの重み０
〜４の項は直接に供給するための２乗数の重み０〜４の
ビットとして供給される。
【００５６】本発明に係る効果において、桁上げ保持加
算器は合計するために使用される。桁上げ保持加算器は
３つの入力と２つの出力をもつ加算器である。３つの入
力には加えられる３つの２進数が供給される。図２Ａに
示すような従来の加算器のセルに同じである加算器の構
成要素のセルは加えられる３つの数の重みｉのビットが
供給されるセルの入力Ｃi −１及び次のセルに接続され
ていないＯＲゲート１２の出力Ｃi を除く。排他的ＯＲ
ゲート１０の出力Ｓi は桁上げ保持加算器の第１の出力
Ｓを構成し、ＯＲゲート１２の出力Ｃi は桁上げ保持加
算器の第２の出力Ｃを構成する。更に、出力Ｃの重みは
１によって増加される。そのような加算器の効果は桁上
げビットの項の桁上げによって生じる所望の遅延がな
い。加算器の反応時間が排他的ＯＲゲート１０のスイッ
チング時間にほぼ等しい。
算器は合計するために使用される。桁上げ保持加算器は
３つの入力と２つの出力をもつ加算器である。３つの入
力には加えられる３つの２進数が供給される。図２Ａに
示すような従来の加算器のセルに同じである加算器の構
成要素のセルは加えられる３つの数の重みｉのビットが
供給されるセルの入力Ｃi −１及び次のセルに接続され
ていないＯＲゲート１２の出力Ｃi を除く。排他的ＯＲ
ゲート１０の出力Ｓi は桁上げ保持加算器の第１の出力
Ｓを構成し、ＯＲゲート１２の出力Ｃi は桁上げ保持加
算器の第２の出力Ｃを構成する。更に、出力Ｃの重みは
１によって増加される。そのような加算器の効果は桁上
げビットの項の桁上げによって生じる所望の遅延がな
い。加算器の反応時間が排他的ＯＲゲート１０のスイッ
チング時間にほぼ等しい。
【００５７】桁上げ保持加算器８０の１つにはワードＬ
１〜Ｌ３の重み５〜１４のビットが供給される。ワード
Ｌ３の重み１２〜１４の３つのビットが０であるので、
加算器８０の対応する構成セルはただ単に２つのビット
を合計し、図２Ｂの１つのように簡単な構成を有しなけ
ればならない。第２の桁上げ保持加算器８２には加算器
８０の２つの出力及びワードＬ４の重み５〜９のビット
が供給される。ワードＬ４の重み１０〜１４のビットが
０であるので加算器８２の対応するセルは図２Ｂの１つ
のように簡単な構成を有する。
１〜Ｌ３の重み５〜１４のビットが供給される。ワード
Ｌ３の重み１２〜１４の３つのビットが０であるので、
加算器８０の対応する構成セルはただ単に２つのビット
を合計し、図２Ｂの１つのように簡単な構成を有しなけ
ればならない。第２の桁上げ保持加算器８２には加算器
８０の２つの出力及びワードＬ４の重み５〜９のビット
が供給される。ワードＬ４の重み１０〜１４のビットが
０であるので加算器８２の対応するセルは図２Ｂの１つ
のように簡単な構成を有する。
【００５８】次に、通常の加算器８４（桁上げ保持機能
がない）は加算器８２の出力を加算し、２乗数Ｘ2 の重
み５〜１５のビットを供給する。
がない）は加算器８２の出力を加算し、２乗数Ｘ2 の重
み５〜１５のビットを供給する。
【００５９】加算器８０は１０ビット加算器である。そ
の出力Ｓは１０ビットを供給され、その出力Ｃは１１ビ
ットに供給される。更に、加算器８２は１１ビットの加
算器であり、通常１１ビット上に出力Ｓ及び１３ビット
上に出力Ｃを供給する。これらの１３ビットの１１ビッ
ト出力のみが０で残ったビットに使用される。実際に、
図７Ｂの一例として、加算器８２の出力Ｃの最後の３つ
のビットはいつも０である。これは０ビットとして加算
器８４で半加算器を使用することによって加算器８２，
８４を簡略化することが実現でき、加算器８２の対応す
るセルのゲート１２，１４を除くことが実現できる。
の出力Ｓは１０ビットを供給され、その出力Ｃは１１ビ
ットに供給される。更に、加算器８２は１１ビットの加
算器であり、通常１１ビット上に出力Ｓ及び１３ビット
上に出力Ｃを供給する。これらの１３ビットの１１ビッ
ト出力のみが０で残ったビットに使用される。実際に、
図７Ｂの一例として、加算器８２の出力Ｃの最後の３つ
のビットはいつも０である。これは０ビットとして加算
器８４で半加算器を使用することによって加算器８２，
８４を簡略化することが実現でき、加算器８２の対応す
るセルのゲート１２，１４を除くことが実現できる。
【００６０】図９Ａはｘ0 〜ｘ7 のｎ＝８のビットを有
する数Ｘ' と示すビットｘ8 における、図５Ｂのテーブ
ルに相当するテーブルを示す図である。図５Ａ及び図５
Ｂに関する前述した説明のようにこのテーブルは一般的
な規則を用いて満たされる。
する数Ｘ' と示すビットｘ8 における、図５Ｂのテーブ
ルに相当するテーブルを示す図である。図５Ａ及び図５
Ｂに関する前述した説明のようにこのテーブルは一般的
な規則を用いて満たされる。
【００６１】図９Ｂは図５Ｃに係る説明に従って図９Ａ
のテーブルの最適化を示す図である。詳細に説明されな
い和によって、項は図９Ａのライン５と６を持ち上げる
ためにラインで除去される。同じ列の項の和によって供
給され、桁上げビットを伝える項の新しい値はセルに書
込まれる。ラインＬ４、列９での和Ｓ1 はｘ3 ｘ4 ＸＯ
Ｒｘ0 ｘ8 によって表される。ラインＬ３、列１０でこ
の和の桁上げビットＣ1 はｘ3 ｘ4 ＯＲ（ｘ0 ｘ8 ）*
によって表される。ラインＬ２、列１０での和Ｓ2 はｘ
4 *ｘ5 ＸＯＲｘ6 ｘ3 によって表され、ラインＬ３、列
１１でのこの和の桁上げビットＣ2 はｘ4 *ｘ5 ｘ6 ｘ3
によって表される。
のテーブルの最適化を示す図である。詳細に説明されな
い和によって、項は図９Ａのライン５と６を持ち上げる
ためにラインで除去される。同じ列の項の和によって供
給され、桁上げビットを伝える項の新しい値はセルに書
込まれる。ラインＬ４、列９での和Ｓ1 はｘ3 ｘ4 ＸＯ
Ｒｘ0 ｘ8 によって表される。ラインＬ３、列１０でこ
の和の桁上げビットＣ1 はｘ3 ｘ4 ＯＲ（ｘ0 ｘ8 ）*
によって表される。ラインＬ２、列１０での和Ｓ2 はｘ
4 *ｘ5 ＸＯＲｘ6 ｘ3 によって表され、ラインＬ３、列
１１でのこの和の桁上げビットＣ2 はｘ4 *ｘ5 ｘ6 ｘ3
によって表される。
【００６２】図１０は図９Ｂの最適化によって得られる
発明に係る２乗回路の実施例を示す図である。この回路
は事実を除いて図８の回路に類似しており、加算器８０
はワードＬ３の重み１２の付加ビットをもって供給さ
れ、加算器８２はワードＬ４の重み１０〜１５の６つの
付加ビットをもって供給される。もちろん、２乗回路の
前処理回路３０は図８のそれらと異なる。図９Ｂのテー
ブルに示されて供給しなければならない論理的な機能は
別々の機能である。
発明に係る２乗回路の実施例を示す図である。この回路
は事実を除いて図８の回路に類似しており、加算器８０
はワードＬ３の重み１２の付加ビットをもって供給さ
れ、加算器８２はワードＬ４の重み１０〜１５の６つの
付加ビットをもって供給される。もちろん、２乗回路の
前処理回路３０は図８のそれらと異なる。図９Ｂのテー
ブルに示されて供給しなければならない論理的な機能は
別々の機能である。
【００６３】本発明はテーブルを簡略化するための特別
な例を使用することによって説明する。もちろん、多く
の他の可能な例は列の項を適当にシャッフルすることや
特有な項を除くことによって当業者であれば見つけられ
る。
な例を使用することによって説明する。もちろん、多く
の他の可能な例は列の項を適当にシャッフルすることや
特有な項を除くことによって当業者であれば見つけられ
る。
【００６４】本発明の一実施例を示したが、変形や改
良、そして改善は当業者であれば容易にできる。そのよ
うな変形、改良や改善はこの提案の一部に含まれ、発明
の見地や技術的思想の範囲内である。更に、前述の説明
は一例にすぎず、これに限定されるものではない。本発
明は前述の特許請求の範囲の記載及びそれに同等の記載
に定義される。
良、そして改善は当業者であれば容易にできる。そのよ
うな変形、改良や改善はこの提案の一部に含まれ、発明
の見地や技術的思想の範囲内である。更に、前述の説明
は一例にすぎず、これに限定されるものではない。本発
明は前述の特許請求の範囲の記載及びそれに同等の記載
に定義される。
【図１】２つの２進数を乗じるための従来の方法を示す
図である。
図である。
【図２Ａ】加算器の構成セルを示す図である。
【図２Ｂ】加算器の構成セルを示す図である。
【図３Ａ】本発明に係る正の数の２乗回路の最適なステ
ップを示す図である。
ップを示す図である。
【図３Ｂ】本発明に係る正の数の２乗回路の最適なステ
ップを示す図である。
ップを示す図である。
【図３Ｃ】本発明に係る正の数の２乗回路の最適なステ
ップを示す図である。
ップを示す図である。
【図３Ｄ】本発明に係る正の数の２乗回路の最適なステ
ップを示す図である。
ップを示す図である。
【図４Ａ】図３Ｂのテーブルから実現される本発明に係
る２乗回路の実施例を示す図である。
る２乗回路の実施例を示す図である。
【図４Ｂ】図３Ｄのテーブルから実現される本発明に係
る２乗回路の実施例を示す図である。
る２乗回路の実施例を示す図である。
【図５Ａ】本発明に係る示された数の２乗回路の最適な
ステップを示す図である。
ステップを示す図である。
【図５Ｂ】本発明に係る示された数の２乗回路の最適な
ステップを示す図である。
ステップを示す図である。
【図５Ｃ】本発明に係る示された数の２乗回路の最適な
ステップを示す図である。
ステップを示す図である。
【図６】図５Ｃのテーブルから実現される２乗回路の一
実施例を示す図である。
実施例を示す図である。
【図７Ａ】本発明に係る正の数の２乗回路の最適化を最
初ステップの他の実施例を示す図である。
初ステップの他の実施例を示す図である。
【図７Ｂ】本発明に係る正の数の２乗回路の最適化を最
終ステップの他の実施例を示す図である。
終ステップの他の実施例を示す図である。
【図８】図７Ｂのテーブルから実現される２乗回路の有
効な実施例を示す図である。
効な実施例を示す図である。
【図９Ａ】本発明に係る示された数の２乗回路の最適化
を最初ステップの他の実施例を示す図である。
を最初ステップの他の実施例を示す図である。
【図９Ｂ】本発明に係る示された数の２乗回路の最適化
を最終ステップの他の実施例を示す図である。
を最終ステップの他の実施例を示す図である。
【図１０】図９Ｂのテーブルから実現される２乗回路の
有効な実施例を示す図である。
有効な実施例を示す図である。
３０ 前処理回路 ８０，８２ 桁上げ保持加算器
フロントページの続き (72)発明者 ジャン−ミシェル バール フランス国， 38920 クロレ， アモー ドゥ ルアニェラン， リュ ヴィクト ール ユゴー， 259番地 (72)発明者 モハメッド ダウーディ フランス国， 38320 イーベン， リュ ジャン−ジャック ルソー， 10番地
Claims (5)
- 【請求項１】 ｘ0 〜ｘn-1 のｎビットの２進数Ｘを２
乗する２乗回路において、 ｉ及びｊはｉ≦ｊで０〜ｎ−１で変化し、各ワードが連
続することによって形成されるようにワード（Ｌ０，Ｌ
１・・・）を出力し、先のワードを形成する後に積の前
記グループから残った積の中から選択された積の数Ｘの
ビットを全ての積ｘi ｘj のグループを形成し、ｉがｊ
から異なるときワードの重みｉ＋ｊ＋１に、又はｉ＝ｊ
のとき重み２ｉに分類された前記連続する各積ｘi ｙj
を形成する前処理回路（３０）と、 数Ｘの２乗としてワードの和を形成するために接続され
る加算器とを含み、 前記前処理回路（３０）は同じ重みを有する少なくとも
２つのワードのビットに相当する通常の積の和を形成す
るために手段を含み、前記和は前記同じ重みのビットの
１つとして供給され、前記同じ重みの他のビットは強制
的に０になり、和の桁上げビットはワード長を減らすた
めにワードの１つの通常０ビットに伝搬されることを特
徴とする２進数２乗回路。 - 【請求項２】 前記前処理回路は直接に数Ｘのビットか
ら形成され、ビットの値は前記和及び前記桁上げビット
の伝搬によって変形される請求項１に記載の２進数２乗
回路。 - 【請求項３】 加算器は縦続接続された桁上げ保持加算
器（８０，８２）を含む請求項２に記載の２進数２乗回
路。 - 【請求項４】 ｎ＋１ビットのｘ0 〜ｘn の示された数
Ｘ' を２乗する２乗回路において、 前記前処理回路（３０）は、ワードの重み２n に配列さ
れる１と、ワードの重み２ｎに配列し、ｉは０〜ｎ−１
に変わり、積ｘi ｘn の補数は各々ワードの重みｉ＋ｎ
＋１に分類されるｘn からなる項を有する前記グループ
を完成するための手段を含む請求項１〜３のいずれか１
項に記載の２進数２乗回路。 - 【請求項５】 加算されるワードは、１５個の有効ビッ
トｘ0 ，０，ｘ0 *ｘ 1 ，ｘ0 （ｘ1 ＸＯＲｘ2 ），ｘ0
ｘ3 ＸＯＲｘ2 （ｘ0 ＯＲｘ1 *），ｘ0 ｘ4，ｘ0 ｘ
5 ，ｘ0 ｘ6 ，ｘ0 ｘ7 ，ｘ1 ｘ7 ，ｘ2 ｘ7 ，ｘ3 ｘ
7 ，ｘ4 ｘ7 ，ｘ5 ｘ7 ，ｘ6 ｘ7 の第１のワード（Ｌ
１）と、 １４個の有効ビット０，０，０，０，０，ｘ1 ｘ3 ，ｘ
1 ｘ4 ，ｘ1 ｘ5 ，ｘ1 ｘ6 ，ｘ2 ｘ6 ，ｘ4 *ｘ5 ＸＯ
Ｒｘ6 ｘ3 ，ｘ4 （ｘ5 ＸＯＲｘ6 ），ｘ5 *ｘ6 ，ｘ5
ｘ6 の第２のワード（Ｌ２）と、 １３個の有効ビット０，０，０，０，０，ｘ1 ｘ2 ，ｘ
2 ｘ3 ，ｘ2 ｘ4 ，ｘ2 ｘ5 ，ｘ3 ｘ5 ，ｘ3 ｘ4 ＯＲ
（ｘ0 ｘ8 ）* ，ｘ4 *ｘ5 ｘ6 ｘ3 ，ｘ4 ｘ5ｘ6 の第
３のワード（Ｌ３）と、 １６個の有効ビット０，０，０，０，０，ｘ0 ｘ2 ｘ
3 ，ｘ3 ，０，ｘ3 *ｘ4，ｘ3 ｘ4 ＸＯＲｘ0 ｘ8 ，
（ｘ1 ｘ8 ）* ，（ｘ2 ｘ8 ）* ，（ｘ3 ｘ8 ）*，
（ｘ4 ｘ8 ）* ，（ｘ5 ｘ8 ）* ，（ｘ6 ｘ8 ）* の第
４のワード（Ｌ４）とを含み、４より高い特有の重みの
ビットはワードの間でシャッフルされやすく、ｎ＝８の
示された数を２乗する請求項４に記載の２進数２乗回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9313589A FR2712410B1 (fr) | 1993-11-08 | 1993-11-08 | Circuit élévateur au carré de nombres binaires. |
| FR9313589 | 1993-11-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191832A true JPH07191832A (ja) | 1995-07-28 |
Family
ID=9452851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298031A Pending JPH07191832A (ja) | 1993-11-08 | 1994-11-08 | ２進数２乗回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5629885A (ja) |
| EP (1) | EP0652507A1 (ja) |
| JP (1) | JPH07191832A (ja) |
| FR (1) | FR2712410B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19709106A1 (de) * | 1997-03-06 | 1998-09-10 | Philips Patentverwaltung | Rechenschaltung zum Berechnen eines Quadrats |
| US6018758A (en) * | 1997-07-30 | 2000-01-25 | Lucent Technologies Inc. | Squarer with diagonal row merged into folded partial product array |
| US6260056B1 (en) * | 1998-08-21 | 2001-07-10 | Ati International Srl | Circuit and method for fast squaring by breaking the square into a plurality of terms |
| US6460065B1 (en) * | 1998-09-22 | 2002-10-01 | Ati International Srl | Circuit and method for partial product bit shifting |
| US6393453B1 (en) * | 1998-09-22 | 2002-05-21 | Ati International Srl | Circuit and method for fast squaring |
| EP1006437A1 (en) * | 1998-11-30 | 2000-06-07 | TELEFONAKTIEBOLAGET L M ERICSSON (publ) | Digital value processor for estimating the square of a digital value |
| US6301598B1 (en) * | 1998-12-09 | 2001-10-09 | Lsi Logic Corporation | Method and apparatus for estimating a square of a number |
| US6298368B1 (en) * | 1999-04-23 | 2001-10-02 | Agilent Technologies, Inc. | Method and apparatus for efficient calculation of an approximate square of a fixed-precision number |
| ITTO20010818A1 (it) * | 2001-08-17 | 2003-02-17 | Telecom Italia Lab Spa | Circuito per elevare a potenza. |
| US7003544B1 (en) * | 2001-10-16 | 2006-02-21 | Altera Corporation | Method and apparatus for generating a squared value for a signed binary number |
| US11016732B1 (en) | 2018-04-17 | 2021-05-25 | Ali Tasdighi Far | Approximate nonlinear digital data conversion for small size multiply-accumulate in artificial intelligence |
| US10884705B1 (en) | 2018-04-17 | 2021-01-05 | Ali Tasdighi Far | Approximate mixed-mode square-accumulate for small area machine learning |
| US11144316B1 (en) | 2018-04-17 | 2021-10-12 | Ali Tasdighi Far | Current-mode mixed-signal SRAM based compute-in-memory for low power machine learning |
| US11416218B1 (en) | 2020-07-10 | 2022-08-16 | Ali Tasdighi Far | Digital approximate squarer for machine learning |
| US11467805B1 (en) | 2020-07-10 | 2022-10-11 | Ali Tasdighi Far | Digital approximate multipliers for machine learning and artificial intelligence applications |
| US11615256B1 (en) | 2019-12-30 | 2023-03-28 | Ali Tasdighi Far | Hybrid accumulation method in multiply-accumulate for machine learning |
| US11610104B1 (en) | 2019-12-30 | 2023-03-21 | Ali Tasdighi Far | Asynchronous analog accelerator for fully connected artificial neural networks |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3610906A (en) * | 1968-11-07 | 1971-10-05 | Burroughs Corp | Binary multiplication utilizing squaring techniques |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2591003B1 (fr) * | 1985-11-29 | 1988-01-15 | Trt Telecom Radio Electr | Dispositif de sommation de carres |
-
1993
- 1993-11-08 FR FR9313589A patent/FR2712410B1/fr not_active Expired - Fee Related
-
1994
- 1994-10-25 EP EP94410092A patent/EP0652507A1/fr not_active Withdrawn
- 1994-11-07 US US08/335,576 patent/US5629885A/en not_active Expired - Fee Related
- 1994-11-08 JP JP6298031A patent/JPH07191832A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3610906A (en) * | 1968-11-07 | 1971-10-05 | Burroughs Corp | Binary multiplication utilizing squaring techniques |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0652507A1 (fr) | 1995-05-10 |
| US5629885A (en) | 1997-05-13 |
| FR2712410B1 (fr) | 1996-02-09 |
| FR2712410A1 (fr) | 1995-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07191832A (ja) | ２進数２乗回路 | |
| US5787029A (en) | Ultra low power multiplier | |
| Dadda | Some schemes for parallel multipliers | |
| US6029187A (en) | Fast regular multiplier architecture | |
| US5117385A (en) | Table lookup multiplier with digital filter | |
| US6938061B1 (en) | Parallel counter and a multiplication logic circuit | |
| US5880985A (en) | Efficient combined array for 2n bit n bit multiplications | |
| US6233597B1 (en) | Computing apparatus for double-precision multiplication | |
| US5504915A (en) | Modified Wallace-Tree adder for high-speed binary multiplier, structure and method | |
| EP0260515B1 (en) | Digital multiplier architecture with triple array summation of partial products | |
| WO1993022721A1 (en) | Compact multiplier | |
| US7308471B2 (en) | Method and device for performing operations involving multiplication of selectively partitioned binary inputs using booth encoding | |
| US5367477A (en) | Method and apparatus for performing parallel zero detection in a data processing system | |
| US3795880A (en) | Partial product array multiplier | |
| US6018758A (en) | Squarer with diagonal row merged into folded partial product array | |
| US5161119A (en) | Weighted-delay column adder and method of organizing same | |
| US5343417A (en) | Fast multiplier | |
| KR100302093B1 (ko) | 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 | |
| EP0416869B1 (en) | Digital adder/accumulator | |
| US5038315A (en) | Multiplier circuit | |
| US6065033A (en) | Wallace-tree multipliers using half and full adders | |
| US5299145A (en) | Adder for reducing carry processing | |
| US4545028A (en) | Partial product accumulation in high performance multipliers | |
| KR100308726B1 (ko) | 고속 산술 장치에서 올림수 예견가산기 스테이지의 수를 감소시키는 장치 및 방법 | |
| US4348736A (en) | Programmable logic array adder |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980512 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000704 |