JPS5981737A - 乗算器 - Google Patents
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- JPS5981737A JPS5981737A JP58179051A JP17905183A JPS5981737A JP S5981737 A JPS5981737 A JP S5981737A JP 58179051 A JP58179051 A JP 58179051A JP 17905183 A JP17905183 A JP 17905183A JP S5981737 A JPS5981737 A JP S5981737A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は部分積の並列的累算において部分積が伝搬すべ
−き最長ゲート段数を短縮することにより動作速度を向
上させた乗算器に関する。
−き最長ゲート段数を短縮することにより動作速度を向
上させた乗算器に関する。
ディジタル数間の乗算はコンピュータ等における基本的
な演算の１つである。最も普通の乗算器においては被乗
数に乗数の各ビットを逐次的に掛は合わせて部分積な次
々に生成する。各部分積は対応する乗数ビットの重みに
相当するシフトを受けた後で累算され、最終的な積を得
る。
な演算の１つである。最も普通の乗算器においては被乗
数に乗数の各ビットを逐次的に掛は合わせて部分積な次
々に生成する。各部分積は対応する乗数ビットの重みに
相当するシフトを受けた後で累算され、最終的な積を得
る。
上述の普通性なわれる乗算を高速化・簡単化するｔこめ
、いく・つかの技術が開発された。その１つとしてブー
ス（Ａ、 Ｂｏｏｔｂ ）により雑誌” Ｑｕａｒｔｅ
ｒｌｙＪＯｕｒｎａｌ ｏｆ Ｍｅｃｈａｎｉｃｓ ａ
ｎｄ Ａ、ｐｐｌｉｅｄ Ｍａｔｈｅｍａｔｉｃｓ ’
Ｖｏ１． ＩＶ、 ｐｔ、 ２ （１９５１年発行）ノ
第２３６〜２４０頁の「符号付き２進乗算技術Ｊ （Ａ
Ｓｉｇｎｅｄ ＢｉｎａｒｙＭｕｌｔｉｐｌｉｃａｔ
ｉｏｎ Ｔｅｃｈｎｉｑｕｅ ） と題された論文に
発表された様な乗数ビットのコー ド化の技術が通常使
用される。この技術においては、乗数は複数ビット毎に
、たとえば＋２．＋１．０．−１．−２から成る、符号
付きディジット・キャリイ（ｓｉｇｎｅｄ−ｄｉｇｉｔ
−ｃａｒｒｙ ） セット（以下、ＳＤＣと称する）
を用いてコード化する。このＳＤＣによるコード化技術
により、累算されるべき部分積数は半分になる。この累
算は全加算器（以下、ＦＡＤＤと称する）を用いてキャ
リイ・セイプ方式により中間的な結果が次々に伝搬する
リップル形態（ｒｉｐｐｌａｆａｓｈｉｏｎ ）で行な
われる。これによってもなお部分積のビット毎に１つの
［；’ Ａ Ｄ Ｄを必要とする。
、いく・つかの技術が開発された。その１つとしてブー
ス（Ａ、 Ｂｏｏｔｂ ）により雑誌” Ｑｕａｒｔｅ
ｒｌｙＪＯｕｒｎａｌ ｏｆ Ｍｅｃｈａｎｉｃｓ ａ
ｎｄ Ａ、ｐｐｌｉｅｄ Ｍａｔｈｅｍａｔｉｃｓ ’
Ｖｏ１． ＩＶ、 ｐｔ、 ２ （１９５１年発行）ノ
第２３６〜２４０頁の「符号付き２進乗算技術Ｊ （Ａ
Ｓｉｇｎｅｄ ＢｉｎａｒｙＭｕｌｔｉｐｌｉｃａｔ
ｉｏｎ Ｔｅｃｈｎｉｑｕｅ ） と題された論文に
発表された様な乗数ビットのコー ド化の技術が通常使
用される。この技術においては、乗数は複数ビット毎に
、たとえば＋２．＋１．０．−１．−２から成る、符号
付きディジット・キャリイ（ｓｉｇｎｅｄ−ｄｉｇｉｔ
−ｃａｒｒｙ ） セット（以下、ＳＤＣと称する）
を用いてコード化する。このＳＤＣによるコード化技術
により、累算されるべき部分積数は半分になる。この累
算は全加算器（以下、ＦＡＤＤと称する）を用いてキャ
リイ・セイプ方式により中間的な結果が次々に伝搬する
リップル形態（ｒｉｐｐｌａｆａｓｈｉｏｎ ）で行な
われる。これによってもなお部分積のビット毎に１つの
［；’ Ａ Ｄ Ｄを必要とする。
上述の技術を用いた８ビツト×８ビツト・コード化２進
並列乗算器のブロック図を第１Ａ図ないし第１Ｃ図に示
し、また第１Ａ図ないし第１Ｃ１’１の接続関係を第１
図に示す。更に本乗算器に関する論理式を表１に示す。
並列乗算器のブロック図を第１Ａ図ないし第１Ｃ図に示
し、また第１Ａ図ないし第１Ｃ１’１の接続関係を第１
図に示す。更に本乗算器に関する論理式を表１に示す。
第１Ａ図ないし第１Ｃ図の乗算器は４つの部分から成る
。すなわちコード化論理回路ｌＯ、リップル累算器２０
、負乗数補正器３０及びキャリイ伝搬加算器４０である
。
。すなわちコード化論理回路ｌＯ、リップル累算器２０
、負乗数補正器３０及びキャリイ伝搬加算器４０である
。
表 １
論理ブロックＬＩ
Ｌｌ（Ｋ 、 Ｊ ）＝（ＸＰ２（Ｊ）・Ａ（Ｋ−１）
）＋（ＸＰＩ（Ｊ）・Ａ（（至）〕−４−（ＸＭ １（
Ｊ）・Ｘ（Ｋ）） ＋（ＸＭ ２（Ｊｌ・τ（Ｋ−１）
）論理ブロックＬ２ Ｌ２（２Ｊ）＝（ＸＰ２（Ｊ）・Ａ（７））−１−（Ｘ
Ｍ２（Ｊ）・Ａ（７）） 論理ブロックＬ３ ＮＥＧＡ＝ＴＣＡＩＩＡ（７） Ｐ ＝〔ｘＭ２（Ｊ）−ＭＴａＡ）＋（ｘｐｚ（Ｊ
）・ＮＥＧＡ）Ｑ ＝（ＸＭＩ（Ｊ）−Ｎ収；Ａ）
＋（ＸＰｌ（Ｊ）・ＮＥＧΔ〕ＢＩ’ｒ（２Ｊ＋１）＝
（ＭＩＮＵＳ／Ｊ）（−９Ｐ）＋（ＭＩＮＬＩＳ（Ｊ）
・Ｑ〕 Ｂ Ｉ Ｔ （２Ｊ ） ＝Ｍ Ｉ Ｎ ＵＳ（Ｊ）（
ｐＱＭＩ ＮＵＳ （Ｊ−！−１） ＝Ｍ Ｉ ＮＵＳ
（Ｊ）＋Ｐ＋Ｑ論理ブロックＬ４．Ｌ５．Ｌ６．Ｌ７ Ｎ ＥＧＢ＝ＴＣＢ −Ｂ（７） Ｌ４ （′ＫＪ＝（Ｎ ＢＧＢ■５ＤＣ（８））・（Ｎ
ＥＧＢ（−１）Ａ（Ｋｌ：］Ｌ５ ＝ＮＥＧＢ−８
ＤＣ（８） Ｌ６ （Ｊ） ＝ＸＭ１（Ｊ）＋ＸＭ２（Ｊ）Ｌ７（Ｊ
）＝Ａ（−１）二〇（ なお、第１八図ないし第１Ｃ図及び表１で使用されてい
る記号の意味は以下の通りである。Ａ（０）〜Ａ（７）
は８ビットの被乗数（なお、被乗数の全体をＡオペラン
ドと称する）、Ｂ（０）〜Ｂ（７）＆１８ビットの乗数
（なお、乗数の全体をＢオペランドと称スル）、Ｄ（０
）〜ＤＱ５）は１６ビツトの積である。
）＋（ＸＰＩ（Ｊ）・Ａ（（至）〕−４−（ＸＭ １（
Ｊ）・Ｘ（Ｋ）） ＋（ＸＭ ２（Ｊｌ・τ（Ｋ−１）
）論理ブロックＬ２ Ｌ２（２Ｊ）＝（ＸＰ２（Ｊ）・Ａ（７））−１−（Ｘ
Ｍ２（Ｊ）・Ａ（７）） 論理ブロックＬ３ ＮＥＧＡ＝ＴＣＡＩＩＡ（７） Ｐ ＝〔ｘＭ２（Ｊ）−ＭＴａＡ）＋（ｘｐｚ（Ｊ
）・ＮＥＧＡ）Ｑ ＝（ＸＭＩ（Ｊ）−Ｎ収；Ａ）
＋（ＸＰｌ（Ｊ）・ＮＥＧΔ〕ＢＩ’ｒ（２Ｊ＋１）＝
（ＭＩＮＵＳ／Ｊ）（−９Ｐ）＋（ＭＩＮＬＩＳ（Ｊ）
・Ｑ〕 Ｂ Ｉ Ｔ （２Ｊ ） ＝Ｍ Ｉ Ｎ ＵＳ（Ｊ）（
ｐＱＭＩ ＮＵＳ （Ｊ−！−１） ＝Ｍ Ｉ ＮＵＳ
（Ｊ）＋Ｐ＋Ｑ論理ブロックＬ４．Ｌ５．Ｌ６．Ｌ７ Ｎ ＥＧＢ＝ＴＣＢ −Ｂ（７） Ｌ４ （′ＫＪ＝（Ｎ ＢＧＢ■５ＤＣ（８））・（Ｎ
ＥＧＢ（−１）Ａ（Ｋｌ：］Ｌ５ ＝ＮＥＧＢ−８
ＤＣ（８） Ｌ６ （Ｊ） ＝ＸＭ１（Ｊ）＋ＸＭ２（Ｊ）Ｌ７（Ｊ
）＝Ａ（−１）二〇（ なお、第１八図ないし第１Ｃ図及び表１で使用されてい
る記号の意味は以下の通りである。Ａ（０）〜Ａ（７）
は８ビットの被乗数（なお、被乗数の全体をＡオペラン
ドと称する）、Ｂ（０）〜Ｂ（７）＆１８ビットの乗数
（なお、乗数の全体をＢオペランドと称スル）、Ｄ（０
）〜ＤＱ５）は１６ビツトの積である。
ＨＡＤＤ、ＦＡＤＤは夫々通常の半加算器、全加算器で
あり、またＣ、ＳはＨＡＤＤ、Ｆ’ＡＤＤｈ″−生り梵
するキャリイ、和である。入力’Ｉ’ ＣＡ及びＴＣＢ
は夫々Ａ及びＢオペランドが２の補数表示なら”１”が
、また符号無しの表示なら”０”が与えられるビットで
ある。記号ＸＰ２．ＸＰＩ 、ＸＯ、ＸＭｔ及びＸＭ２
はＢオペランドのディジット（この場合は２ピツト）を
コード化したものが夫々＋２゜＋１．０．−１及び−２
であることを表わす（なお信号名、或は論理変数として
使用される場合は、コード化の結果が対応した数になれ
ば”ｌ“、それμ外では”０″の喧を取る）。また・、
十及び■は夫々プール代数の論理積、論理和及び排他的
論理和を表す。
あり、またＣ、ＳはＨＡＤＤ、Ｆ’ＡＤＤｈ″−生り梵
するキャリイ、和である。入力’Ｉ’ ＣＡ及びＴＣＢ
は夫々Ａ及びＢオペランドが２の補数表示なら”１”が
、また符号無しの表示なら”０”が与えられるビットで
ある。記号ＸＰ２．ＸＰＩ 、ＸＯ、ＸＭｔ及びＸＭ２
はＢオペランドのディジット（この場合は２ピツト）を
コード化したものが夫々＋２゜＋１．０．−１及び−２
であることを表わす（なお信号名、或は論理変数として
使用される場合は、コード化の結果が対応した数になれ
ば”ｌ“、それμ外では”０″の喧を取る）。また・、
十及び■は夫々プール代数の論理積、論理和及び排他的
論理和を表す。
第１Ｂ図及び第１Ｃ図の論理ブロックＬｌ（機能を表す
論理式は表１）はＡオペランドの（＋２）イ４ｆ、（＋
１）倍、０倍、（−１）倍または（−２）倍の倍数を選
択するための論理回路である。アレイ中での８オペラン
ドの倍数の生成は、単にシフト、補数化あるいはマスキ
ングの操作を行なうだけでなされる。論理ブロックＬ２
の機能は（＋２）倍やく−２）倍の倍数の生成時Ｋｌビ
ットの左シフトを行なう場合にＡオペランドの最上位ビ
ットｂ： Ｆ ＡＤＤの各行の上位から「こぼれ落ちて
」失なＪ９れてしまうことを防止することである。
論理式は表１）はＡオペランドの（＋２）イ４ｆ、（＋
１）倍、０倍、（−１）倍または（−２）倍の倍数を選
択するための論理回路である。アレイ中での８オペラン
ドの倍数の生成は、単にシフト、補数化あるいはマスキ
ングの操作を行なうだけでなされる。論理ブロックＬ２
の機能は（＋２）倍やく−２）倍の倍数の生成時Ｋｌビ
ットの左シフトを行なう場合にＡオペランドの最上位ビ
ットｂ： Ｆ ＡＤＤの各行の上位から「こぼれ落ちて
」失なＪ９れてしまうことを防止することである。
表 ２
論理ブロックし３にはブースによって提案された表２の
符号付きディジット・コード化セツ）／１″−組込まれ
ている。論理ブロックＬ３はまた各部分積の１６ビツト
への実効的符号拡張を行なう。イ言号ＭＩＮＵＳ（Ｊ）
は、Ｊよりも下位側で少なくとも１つのビット・ベア位
置において負の部分積が生成されたことを示す。この信
号ＭＩＮＵＳ（Ｊ）はビット・ベアから作られた符号付
きディジット乗数（すなわちＸＰ２〜ＸＭ２ ）と合成
されて信号ＢＩＴ（２Ｊ）とＢＩＴ（２Ｊ−１−１）が
生成される。これら２つの信号１．３ＩＴ（２Ｊ）、Ｂ
Ｉ’ｒ（２Ｊ＋１ ）は各部分積の符号拡張であり、こ
れらの各々はより下位側、で生成された部分積における
符号拡張の結果を全て取込んだ上で生成されている。論
理ブロックＬ４．Ｌ５はＢオペランドが負の場合の補正
及び乗数（すなわちＢオペランド）の最上位からの符号
イｑきディジット・キャυイによる補正を行なう。また
論理ブロックＬ６．Ｌ７は符号付きディジット乗数がＸ
Ｍｔ、ＸＭ２の場合に２の補数化演算を行なう。
符号付きディジット・コード化セツ）／１″−組込まれ
ている。論理ブロックＬ３はまた各部分積の１６ビツト
への実効的符号拡張を行なう。イ言号ＭＩＮＵＳ（Ｊ）
は、Ｊよりも下位側で少なくとも１つのビット・ベア位
置において負の部分積が生成されたことを示す。この信
号ＭＩＮＵＳ（Ｊ）はビット・ベアから作られた符号付
きディジット乗数（すなわちＸＰ２〜ＸＭ２ ）と合成
されて信号ＢＩＴ（２Ｊ）とＢＩＴ（２Ｊ−１−１）が
生成される。これら２つの信号１．３ＩＴ（２Ｊ）、Ｂ
Ｉ’ｒ（２Ｊ＋１ ）は各部分積の符号拡張であり、こ
れらの各々はより下位側、で生成された部分積における
符号拡張の結果を全て取込んだ上で生成されている。論
理ブロックＬ４．Ｌ５はＢオペランドが負の場合の補正
及び乗数（すなわちＢオペランド）の最上位からの符号
イｑきディジット・キャυイによる補正を行なう。また
論理ブロックＬ６．Ｌ７は符号付きディジット乗数がＸ
Ｍｔ、ＸＭ２の場合に２の補数化演算を行なう。
このリップル加算器技術を用いた乗算器の利点は、モノ
リシックＩＣの単一のチップ上に回路をレイアウトする
場合に、通常好都合であるといつことである。しかしな
がらこの技術による回路動作は一般にかなり遅い。とい
うのは、部分積り累算は中間結果がＦＡＤＤのアレイ中
を１段ずつ順次伝搬してい（という形態で行なわれ、そ
の結果、最悪のケースでは遅延パスはＦ Ａ Ｄ Ｉ）
の行を全段に渡って通らなければならないからであ
る。たとえば第１図に示す様な乗数の符号化２行なう８
ビット×８ビット乗算器を例にとれば、最悪ケースの遅
延はＦＡＤＤ４段分に相当する。また符号化を行なわな
い場合は１“’ＡＤＤ８ 殺竹の遅延になる。
リシックＩＣの単一のチップ上に回路をレイアウトする
場合に、通常好都合であるといつことである。しかしな
がらこの技術による回路動作は一般にかなり遅い。とい
うのは、部分積り累算は中間結果がＦＡＤＤのアレイ中
を１段ずつ順次伝搬してい（という形態で行なわれ、そ
の結果、最悪のケースでは遅延パスはＦ Ａ Ｄ Ｉ）
の行を全段に渡って通らなければならないからであ
る。たとえば第１図に示す様な乗数の符号化２行なう８
ビット×８ビット乗算器を例にとれば、最悪ケースの遅
延はＦＡＤＤ４段分に相当する。また符号化を行なわな
い場合は１“’ＡＤＤ８ 殺竹の遅延になる。
６４ピッｌ−Ｘ ６４ピツト乗算器の最悪ケースの遅延
は、符号化を行なってもＦＡＤＤ３２段分、杓号化なし
ならば６４段分にもなる。
は、符号化を行なってもＦＡＤＤ３２段分、杓号化なし
ならば６４段分にもなる。
なお、第１人図ないし第１Ｃ図に示した様な種類の乗算
器はたとえば特願昭５８−１０５６３１号「組合わせ乗
算器」中でも説明されている。
器はたとえば特願昭５８−１０５６３１号「組合わせ乗
算器」中でも説明されている。
本発明は上述した従来の乗算器の欠点を除去することを
目的とし、第１Ｂ図および第ｉＣ図中に示した標準的な
リップル累算器２ｏを改良せんとするものである。本発
明によれば、第１図中に示された従来技術に比べて、６
４ピツ）Ｘ６４ピツト乗算器を構成する場合、トランジ
スタ使用数の増加を５％未満におさえて３倍以−ヒの性
能の向上を得ることができる。つまり、この場合の遅延
段数は従来のＦＡＤＤ３２段相当に比べて大幅に少ない
１０段分となる。この遅延はＣ，Ｓ、 ワラス（Ｃ、
Ｓ 、Ｗａｌｌａｃｅ ）によって示された理論上の最
小遅延であるＦ’ Ａ Ｄ Ｄ ８最外ｔこほとんど匹
敵する（同氏著論文”Ａ Ｓｕｇｇｅｓｔｉｏｎ ｆｏ
ｒ ａ ＦａｓｔＭｕＪ ｔ ｉｐｌ ｉｅｒ″、 Ｉ
ＥＥｈＥｒ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥｌ
ｅｃｔｒｏｎｉｃ Ｃｏｍｐｕｔｅｒｓ、 １９６４年
２月号第１４〜１７ページを参照）。
目的とし、第１Ｂ図および第ｉＣ図中に示した標準的な
リップル累算器２ｏを改良せんとするものである。本発
明によれば、第１図中に示された従来技術に比べて、６
４ピツ）Ｘ６４ピツト乗算器を構成する場合、トランジ
スタ使用数の増加を５％未満におさえて３倍以−ヒの性
能の向上を得ることができる。つまり、この場合の遅延
段数は従来のＦＡＤＤ３２段相当に比べて大幅に少ない
１０段分となる。この遅延はＣ，Ｓ、 ワラス（Ｃ、
Ｓ 、Ｗａｌｌａｃｅ ）によって示された理論上の最
小遅延であるＦ’ Ａ Ｄ Ｄ ８最外ｔこほとんど匹
敵する（同氏著論文”Ａ Ｓｕｇｇｅｓｔｉｏｎ ｆｏ
ｒ ａ ＦａｓｔＭｕＪ ｔ ｉｐｌ ｉｅｒ″、 Ｉ
ＥＥｈＥｒ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＥｌ
ｅｃｔｒｏｎｉｃ Ｃｏｍｐｕｔｅｒｓ、 １９６４年
２月号第１４〜１７ページを参照）。
本発明の乗算器においては、第１Ｂ図及び第１Ｃ図中に
示される様な累算器のアレイの行かい（つかのブロック
に分ゆられる。これらのブロック内の累算器の段数は一
般にブロック毎に変化しく詳細は後述）、また１ピツト
のリップル・セルの系列から構成される。任意の精度の
乗算器を構成するにあたって、累算器全体で必要とされ
るセルは８種類しかない。累算器中の各ブロック内にお
ける累算は依然としてリップル的に行なわれる。しかし
ながらこのブロック内の累算の途中結果の伝搬はブロッ
ク毎に独立して行なわれる。各ブロック内で局所的に累
算された結果は次いでブロック間を伝搬するわけだが、
各ブロック内の累算の段数はブロック間の伝搬経路の先
へ行（につれて原則的には等差数動的に増加する様に構
成する。というのは、ブロック内での局所的な累算結果
が得られると、その後行なわれるブロック間伝搬の遅延
はブロック１段あたりＦＡＤＤ２段分であることより、
上述の等差数動的構成を用いることで累算全体の伝搬遅
延を最小化できるからである。ただし、アレイ全体の累
算の段数は乗算の精度から決められるので、ブロック毎
の累算の段数は厳密な等差数列からははずれることが多
い。
示される様な累算器のアレイの行かい（つかのブロック
に分ゆられる。これらのブロック内の累算器の段数は一
般にブロック毎に変化しく詳細は後述）、また１ピツト
のリップル・セルの系列から構成される。任意の精度の
乗算器を構成するにあたって、累算器全体で必要とされ
るセルは８種類しかない。累算器中の各ブロック内にお
ける累算は依然としてリップル的に行なわれる。しかし
ながらこのブロック内の累算の途中結果の伝搬はブロッ
ク毎に独立して行なわれる。各ブロック内で局所的に累
算された結果は次いでブロック間を伝搬するわけだが、
各ブロック内の累算の段数はブロック間の伝搬経路の先
へ行（につれて原則的には等差数動的に増加する様に構
成する。というのは、ブロック内での局所的な累算結果
が得られると、その後行なわれるブロック間伝搬の遅延
はブロック１段あたりＦＡＤＤ２段分であることより、
上述の等差数動的構成を用いることで累算全体の伝搬遅
延を最小化できるからである。ただし、アレイ全体の累
算の段数は乗算の精度から決められるので、ブロック毎
の累算の段数は厳密な等差数列からははずれることが多
い。
従って本発Ｅ！ＡＫよって高精度・高性能の乗算器を与
えることができる。本発明の乗算器は任意の精度に拡張
可能である。本発明はその高速性、構造の単純さ、また
ＩＣマスクを容易に設計できること等により、モノリシ
ックＶＬＳＩ乗算器用に特に好適である。
えることができる。本発明の乗算器は任意の精度に拡張
可能である。本発明はその高速性、構造の単純さ、また
ＩＣマスクを容易に設計できること等により、モノリシ
ックＶＬＳＩ乗算器用に特に好適である。
通常、本発明は、たとえば第１八図ないし第１Ｃ図を用
いて説明した様な、ある種のコード化技術を採用してい
る乗算器中に用いられるであろう。
いて説明した様な、ある種のコード化技術を採用してい
る乗算器中に用いられるであろう。
と言うのも、コード化技術を用いることにより、簡単な
論理ゲートあるいはマルチプレクサを付加するだけで、
累算器のアレイのサイズをほぼ半分圧することができる
からである。しかしながら、本発明は一般的な技術であ
り、コード化技術を用いた乗算器に限定されるものでは
全くない。
論理ゲートあるいはマルチプレクサを付加するだけで、
累算器のアレイのサイズをほぼ半分圧することができる
からである。しかしながら、本発明は一般的な技術であ
り、コード化技術を用いた乗算器に限定されるものでは
全くない。
以下、図面に基いて本発明の詳細な説明する。
なお本発明は部分積の累算を行なう部分に特徴があるた
め、以下で説明する実施例においては乗数のコード化部
分等については第１Ａ図及び第１Ｃ図に示した従来例を
そのまま用い、再度の説明は与えない。
め、以下で説明する実施例においては乗数のコード化部
分等については第１Ａ図及び第１Ｃ図に示した従来例を
そのまま用い、再度の説明は与えない。
第２八図ないし第２１４図には本発明の実施例の乗算器
中の累算器を構成するために必要とされる全セルである
セルｌないしセル８０回路図を夫々示す。セルフないし
セル８を用いてたとえば第３図に示される６４ピット×
６４ビット乗算のための部分積の発生及び累算を行なう
アレイを構成し、第１図に示す様な従来型の乗算器中の
リップル累算器２０を置換することにより本発明の乗算
器が構成される。第２Ａ図ないし第２Ｄ図に夫々示すセ
ルｌないしセル４は第３図中のメ仁ハアレイ３１０を構
成するために使用される。各セルは、被乗数１ビツト×
コード化されたｌディジット（２ビツト）の位置を占め
るので、第３図に示された６４ビット×６４ビット乗算
の部分積の発生及び累算を行なうアレイ中のメイン・ア
し／イ３１０においては６４Ｘ３２個のセルが必要とさ
れる。メイン・アレイ３１０をとり囲む他の要素（すな
わち第１図で言えばコード化論理回路１０．負乗数補正
器３０及びキャリイ伝搬加算器４０）は第１Ａ図及び第
１Ｃ図と同じである。ただし１ビツト幅の終端セル列３
２０がメイン・アレイ３１０の右端に追加されている。
中の累算器を構成するために必要とされる全セルである
セルｌないしセル８０回路図を夫々示す。セルフないし
セル８を用いてたとえば第３図に示される６４ピット×
６４ビット乗算のための部分積の発生及び累算を行なう
アレイを構成し、第１図に示す様な従来型の乗算器中の
リップル累算器２０を置換することにより本発明の乗算
器が構成される。第２Ａ図ないし第２Ｄ図に夫々示すセ
ルｌないしセル４は第３図中のメ仁ハアレイ３１０を構
成するために使用される。各セルは、被乗数１ビツト×
コード化されたｌディジット（２ビツト）の位置を占め
るので、第３図に示された６４ビット×６４ビット乗算
の部分積の発生及び累算を行なうアレイ中のメイン・ア
し／イ３１０においては６４Ｘ３２個のセルが必要とさ
れる。メイン・アレイ３１０をとり囲む他の要素（すな
わち第１図で言えばコード化論理回路１０．負乗数補正
器３０及びキャリイ伝搬加算器４０）は第１Ａ図及び第
１Ｃ図と同じである。ただし１ビツト幅の終端セル列３
２０がメイン・アレイ３１０の右端に追加されている。
このセルタリ３２０はセル５／よいしセル８から成る。
これらの各セルは第２Ｅ図ないし第２Ｈ図に示す様に夫
々コード化された乗数の１デイジツトに対応する。セル
フないしセル４で用いられる論理ブロックＬ１及びセル
５ないしセル８で用いられる論理ブロックＬ６は第１Ａ
図ないし第１Ｃ図に基いて説明した従来の乗算器中で用
いられているものと同一であり、これらの機能は表ＩＫ
示されている。またＦＡＤＤ、ＨＡＤＤ も通常の構成
である。
々コード化された乗数の１デイジツトに対応する。セル
フないしセル４で用いられる論理ブロックＬ１及びセル
５ないしセル８で用いられる論理ブロックＬ６は第１Ａ
図ないし第１Ｃ図に基いて説明した従来の乗算器中で用
いられているものと同一であり、これらの機能は表ＩＫ
示されている。またＦＡＤＤ、ＨＡＤＤ も通常の構成
である。
第３図に示される様に、本発明においてはメイン・アレ
イ３１０を、セル５ないしセル８から成る終端セル列３
２０とともに、いくつかの行毎にブロックにまとめる。
イ３１０を、セル５ないしセル８から成る終端セル列３
２０とともに、いくつかの行毎にブロックにまとめる。
６４ビット乗算を行な５本実施例においては、３２個の
部分積に対応する行は、ブロックｌないしブロック５ン
こ分けられる。これらのブロックの段数（すなわちその
中に含まれているセルの行数）は夫々４，４，６，８．
１０である。
部分積に対応する行は、ブロックｌないしブロック５ン
こ分けられる。これらのブロックの段数（すなわちその
中に含まれているセルの行数）は夫々４，４，６，８．
１０である。
各行は乗数であるＢオペランドのコード化されたビット
・ペアの１つに結合されている。またメイン・アレイ３
１０は３２本のセル列３３０から成っており、その１本
ケ第３図中に示す。各セルダ１３３゜は被乗数であるＡ
オペランドの１つのビットに結合されている。
・ペアの１つに結合されている。またメイン・アレイ３
１０は３２本のセル列３３０から成っており、その１本
ケ第３図中に示す。各セルダ１３３゜は被乗数であるＡ
オペランドの１つのビットに結合されている。
メイン噂アレイ３１０中のブロックエないしブロック５
の各セル列３３０の構成は、先ず１つのセルｌ１次いで
１つのセル２、更に１つあるいは複数の継続セル３、最
後に１つのセル４の順に配りＩＪされている。また同様
に終端セル列３２０の各ブロック部分の構成は、先ず１
つのセル５、次いで１つのセル６更に１つあるいは複数
のセルフ、最後に１つのセル８０順に配列されている。
の各セル列３３０の構成は、先ず１つのセルｌ１次いで
１つのセル２、更に１つあるいは複数の継続セル３、最
後に１つのセル４の順に配りＩＪされている。また同様
に終端セル列３２０の各ブロック部分の構成は、先ず１
つのセル５、次いで１つのセル６更に１つあるいは複数
のセルフ、最後に１つのセル８０順に配列されている。
ブロック１ないしブロック５の各々においては、その中
で発生される部分積の局所的累算が行なわれている。
で発生される部分積の局所的累算が行なわれている。
第２八図ないし第２１−１図においては、このリップル
的に伝搬していく局所的累算の途中結果の各ビットはＬ
Ｃａｎ 、 ＬＣｂｎ で示される。なお、ここで
ｎは相対的ビット重みを表わす。このビット重みの直は
同一行内では上位側へ行くＶこつれてｌずつ太き（なり
、また同一セル列内では下へ行（につれて２ずつ大きく
なる（第１Ｂ図および第１ｃ図において、リップル累算
器２０内の各行が２ビツトずつずらして重ねられており
、全体として平行四辺形状になっている点に注意された
い）。たとえばＬＣａｓは相対的ビット重み５を有する
局所的累算の途中結果ビットの一方を示す。なお、累算
の途中結果として添字ａ、ｂが付いた２種類のものがあ
る理由は、累算の高速化及び回路の簡単化のために、キ
ャリイ・セイブ加算を行なっているためである。呼た以
下で説明する大域的累算の途中結果であるＧａｎ、 Ｇ
ｂｎについても同様である。
的に伝搬していく局所的累算の途中結果の各ビットはＬ
Ｃａｎ 、 ＬＣｂｎ で示される。なお、ここで
ｎは相対的ビット重みを表わす。このビット重みの直は
同一行内では上位側へ行くＶこつれてｌずつ太き（なり
、また同一セル列内では下へ行（につれて２ずつ大きく
なる（第１Ｂ図および第１ｃ図において、リップル累算
器２０内の各行が２ビツトずつずらして重ねられており
、全体として平行四辺形状になっている点に注意された
い）。たとえばＬＣａｓは相対的ビット重み５を有する
局所的累算の途中結果ビットの一方を示す。なお、累算
の途中結果として添字ａ、ｂが付いた２種類のものがあ
る理由は、累算の高速化及び回路の簡単化のために、キ
ャリイ・セイブ加算を行なっているためである。呼た以
下で説明する大域的累算の途中結果であるＧａｎ、 Ｇ
ｂｎについても同様である。
ブロックｌないしブロック５における累算結果は更に大
域的に累算される。プロツクエないしブロック５内の累
算の段数は、アレイ全体の伝搬の最長段数をできるだけ
少なくすべ（、たとえば第３図に４．４．６，８．１０
として示す如（、できるだけ等差数列に近付（様に設
定する。もちろん、これらの段数の合計は全部分積の個
数に一致しなければならず、その上水実施例においては
既に述べた様に最初のブロックで４個の部分積が累算さ
れるため、厳密な等差数列にならない場合が多い。
域的に累算される。プロツクエないしブロック５内の累
算の段数は、アレイ全体の伝搬の最長段数をできるだけ
少なくすべ（、たとえば第３図に４．４．６，８．１０
として示す如（、できるだけ等差数列に近付（様に設
定する。もちろん、これらの段数の合計は全部分積の個
数に一致しなければならず、その上水実施例においては
既に述べた様に最初のブロックで４個の部分積が累算さ
れるため、厳密な等差数列にならない場合が多い。
たとえば、１６個の部分積の累算を行なう場合には上述
の数列は４，６．６となり、また３２個の部分積の累算
の場ＯＫは、４，４，６，８．１０となる。
の数列は４，６．６となり、また３２個の部分積の累算
の場ＯＫは、４，４，６，８．１０となる。
各ブロックの累算の段数を上述の如く等差数列として定
めることにより、ブロックｍ内の局所的累算結果が確定
するとほぼ同時しこブロック１７ヨいしブロック（ｒｎ
−１）における大域的累算の途中結果が確定する。従）
で、この時点からＦ’ＡＤＤ ２個分の遅延後にブロ
ック１ないしブロックｍにおける大域的累算の途中結果
が確定してブロック（ｍ＋１）へ伝搬され、以下同様な
操り返しが行なわれる。
めることにより、ブロックｍ内の局所的累算結果が確定
するとほぼ同時しこブロック１７ヨいしブロック（ｒｎ
−１）における大域的累算の途中結果が確定する。従）
で、この時点からＦ’ＡＤＤ ２個分の遅延後にブロ
ック１ないしブロックｍにおける大域的累算の途中結果
が確定してブロック（ｍ＋１）へ伝搬され、以下同様な
操り返しが行なわれる。
局所的累算、大域的累算の途中結果の各ビットＬＣａｎ
、 ＬＣｂｎ 、 Ｇａｎ 、 Ｑｌ）ｎ はメイ
ン−アレイ３１０及び終端セル列３２０より成るアレイ
中を１行ずつ伝搬して行く。従って、既に第ｘ１３図及
び第１Ｃ図に示された従来の乗算器中のリップル累算器
２１）との対比により注意した如く、これらの各ピット
は下段の行へ移るとき２ビツトずつ右ヘンフトして正し
いビット重みを与えなければならない。この様にセルの
行が２ビツトずつずれているということが、終端セルフ
１３２０中のセル５ないしセル８内ＫＦＡＤＤ が設け
られている理由である。その結果、終端セル列３２０に
対して与えられる多数の累算途中結果は１ビツトあたり
２個の中間積ピットＰａｎ 、 Ｐｂｎにまとめられて
、第１Ｃ図に示される通常の形式のキャリイ伝搬加算器
４０に与えられ、これらのビット位置に・ついての積の
最終結果が得られる（第１Ｂ図及び第１Ｃ図におけるリ
ップル累算器２０の「平行四辺形」の右側の辺とキャリ
イ伝搬加算器４０の下位部分との接続状態を参照のこと
）。
、 ＬＣｂｎ 、 Ｇａｎ 、 Ｑｌ）ｎ はメイ
ン−アレイ３１０及び終端セル列３２０より成るアレイ
中を１行ずつ伝搬して行く。従って、既に第ｘ１３図及
び第１Ｃ図に示された従来の乗算器中のリップル累算器
２１）との対比により注意した如く、これらの各ピット
は下段の行へ移るとき２ビツトずつ右ヘンフトして正し
いビット重みを与えなければならない。この様にセルの
行が２ビツトずつずれているということが、終端セルフ
１３２０中のセル５ないしセル８内ＫＦＡＤＤ が設け
られている理由である。その結果、終端セル列３２０に
対して与えられる多数の累算途中結果は１ビツトあたり
２個の中間積ピットＰａｎ 、 Ｐｂｎにまとめられて
、第１Ｃ図に示される通常の形式のキャリイ伝搬加算器
４０に与えられ、これらのビット位置に・ついての積の
最終結果が得られる（第１Ｂ図及び第１Ｃ図におけるリ
ップル累算器２０の「平行四辺形」の右側の辺とキャリ
イ伝搬加算器４０の下位部分との接続状態を参照のこと
）。
なお１．メイン・アレイの最上段に与えられる大域的累
算の途中結果は当然Ｏであるから（第１Ｂ図最上段しこ
おいてＡオペランド入力の各ピットの右側に２個００人
力が与えられていることを参照χブロック１に用いられ
るセル４については第４図に示す様な、冗長なＦＡＤＤ
を除去したセルを用いることにより、伝搬遅延を更に減
少させることができる。
算の途中結果は当然Ｏであるから（第１Ｂ図最上段しこ
おいてＡオペランド入力の各ピットの右側に２個００人
力が与えられていることを参照χブロック１に用いられ
るセル４については第４図に示す様な、冗長なＦＡＤＤ
を除去したセルを用いることにより、伝搬遅延を更に減
少させることができる。
第１八図ないし第１Ｃ図は従来の乗算器のブロック図、
第１図は第１八図ない１２第１Ｃ図の接続関係を示す図
、第２八図ないし第２Ｈ図は本発明の実施例の乗算器中
で用いられるセルエないしセル８の回路図、第３図は本
発明の実施例の乗算器を６４ビツトＸ６４ビツト用とし
て構成した場合における部分積の生成・累算を行なうア
レイの例な示す図、第４図は第３図に示したアレイのブ
ロック１内のセル４のかわりに用いることができるセル
の回路図である。 ｌＯ：コード化論理回路 ２０ニリツグル累算器 ３０：負乗数補正器 ４０：キャリイ伝１般加算器 ３１Ｏ：メイン−アレイ ３２０：終端セル列 ３３０：セル列 出願人横河・ヒユーレット・パッカード株式会社代坤人
弁理士 長 谷 川 次 男Ｆｌｆｊ
２Ａ ＦＩＧ １８ Ａ−焉６Ｇｂ６Ｇ艷 ｒｔａ ｚｃ Ａ Ｇ、８ＧａＢ ＦＩＧ ２０ Ｃａ２ １１６ １１ ＦＩＧ ＢｐＨ３１
１ＦＩＧ １８
第１図は第１八図ない１２第１Ｃ図の接続関係を示す図
、第２八図ないし第２Ｈ図は本発明の実施例の乗算器中
で用いられるセルエないしセル８の回路図、第３図は本
発明の実施例の乗算器を６４ビツトＸ６４ビツト用とし
て構成した場合における部分積の生成・累算を行なうア
レイの例な示す図、第４図は第３図に示したアレイのブ
ロック１内のセル４のかわりに用いることができるセル
の回路図である。 ｌＯ：コード化論理回路 ２０ニリツグル累算器 ３０：負乗数補正器 ４０：キャリイ伝１般加算器 ３１Ｏ：メイン−アレイ ３２０：終端セル列 ３３０：セル列 出願人横河・ヒユーレット・パッカード株式会社代坤人
弁理士 長 谷 川 次 男Ｆｌｆｊ
２Ａ ＦＩＧ １８ Ａ−焉６Ｇｂ６Ｇ艷 ｒｔａ ｚｃ Ａ Ｇ、８ＧａＢ ＦＩＧ ２０ Ｃａ２ １１６ １１ ＦＩＧ ＢｐＨ３１
１ＦＩＧ １８
Claims (1)
- 【特許請求の範囲】 ディジタル数間の乗算にあたって複数の部分積を並列的
に生成し、前記複数の部分積を累積する乗算器において
、 前記複数の部分積を複数の群に分割するとともに、 前記各群内で前記部分積を局所的に累算する手段と、 前記各群内での局所的な累算結果を前記各群間で累算す
る手段 とを設けたことを特徴とする乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US434298 | 1982-10-13 | ||
| US06/434,298 US4545028A (en) | 1982-10-13 | 1982-10-13 | Partial product accumulation in high performance multipliers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981737A true JPS5981737A (ja) | 1984-05-11 |
| JPH0312738B2 JPH0312738B2 (ja) | 1991-02-20 |
Family
ID=23723657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179051A Granted JPS5981737A (ja) | 1982-10-13 | 1983-09-27 | 乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4545028A (ja) |
| EP (1) | EP0109137B1 (ja) |
| JP (1) | JPS5981737A (ja) |
| DE (1) | DE3381935D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107665B2 (ja) * | 1987-09-14 | 1995-11-15 | ユニシス・コーポレーション | 高速乗算器回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| US4646257A (en) * | 1983-10-03 | 1987-02-24 | Texas Instruments Incorporated | Digital multiplication circuit for use in a microprocessor |
| US4680701A (en) * | 1984-04-11 | 1987-07-14 | Texas Instruments Incorporated | Asynchronous high speed processor having high speed memories with domino circuits contained therein |
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
| US4831577A (en) * | 1986-09-17 | 1989-05-16 | Intersil, Inc. | Digital multiplier architecture with triple array summation of partial products |
| DE3823722A1 (de) * | 1988-07-13 | 1990-01-18 | Siemens Ag | Multiplizierer |
| EP0448367B1 (en) * | 1990-03-20 | 1998-12-23 | Fujitsu Limited | High speed digital parallel multiplier |
| US5808927A (en) * | 1994-10-18 | 1998-09-15 | International Business Machines Corporation | Apparatus for performing two's complement and unsigned multiply accumulate |
| EP1622178A1 (en) * | 2004-07-29 | 2006-02-01 | Ecole Polytechnique Federale De Lausanne (Epfl) | 2,2 -Bipyridine ligand, sensitizing dye and dye sensitized solar cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5270727A (en) * | 1975-12-10 | 1977-06-13 | Fujitsu Ltd | Computation system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2007353C3 (de) * | 1970-02-18 | 1973-11-29 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Vierteiliges Addierwerk |
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
-
1982
- 1982-10-13 US US06/434,298 patent/US4545028A/en not_active Expired - Lifetime
-
1983
- 1983-06-08 DE DE8383303303T patent/DE3381935D1/de not_active Expired - Lifetime
- 1983-06-08 EP EP83303303A patent/EP0109137B1/en not_active Expired
- 1983-09-27 JP JP58179051A patent/JPS5981737A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5270727A (en) * | 1975-12-10 | 1977-06-13 | Fujitsu Ltd | Computation system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07107665B2 (ja) * | 1987-09-14 | 1995-11-15 | ユニシス・コーポレーション | 高速乗算器回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0109137A2 (en) | 1984-05-23 |
| EP0109137B1 (en) | 1990-10-10 |
| US4545028A (en) | 1985-10-01 |
| DE3381935D1 (de) | 1990-11-15 |
| EP0109137A3 (en) | 1986-05-14 |
| JPH0312738B2 (ja) | 1991-02-20 |
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