JP3255251B2 - 配列型桁上げ保存加算器を有する乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２次のBooth のアルゴ
リズムを用いることによって部分積の個数を半分に削減
し、配列型桁上げ保存加算器と２入力加算器とを用いて
部分積を加算する乗算器に関する。

【０００２】

【従来の技術】まず、Booth のアルゴリズムについて説
明する。２の補数表現のｍ桁の被乗数Ｘとｎ桁の乗数Ｙ
とを乗算する方法の１つとして、２次のBooth のアルゴ
リズムを用いることによって部分積の個数を半分に削減
し、配列型桁上げ保存加算器と２入力加算器とを用いて
部分積を加算することによって、被乗数Ｘと乗数Ｙとの
乗算結果を得る方法が知られている。

【０００３】この方法において、乗数Ｙの桁数が偶数で
ある場合、Ｙ＝ｙ_n ｙ_n-1 ｙ_n-2 …ｙ₁ 、ｙ₀ ＝０（ｙ
_n 、ｙ_n-1 、…ｙ₁ 、ｙ₀ は、それぞれビットを示し２
² づつ重み付けがされている）とすると、２次のBooth
のアルゴリズムは次式で表される。

【０００４】

【数１】 ここで、ＰＰ_i ＝（ｙ_2i＋ｙ_2i+1−２ｙ_2i+2）・Ｘは部
分積であり、（桁数／２）個の部分積が生じる。

【０００５】次に、乗数Ｙの桁数が奇数である場合、符
号桁ｙ_n を１ビット拡張し、Ｙ＝ｙ_n ｙ_n ｙ_n-1 ｙ_n-2
…ｙ₁ とすることによって、乗数Ｙの桁数が偶数である
場合と同様に扱うことができる。ただし、（桁数＋１）
／２個の部分積が生じる。

【０００６】また、乗数Ｙの桁数が奇数である場合、Ｙ
＝ｙ_n'+1ｙ_n'ｙ_n'-1…ｙ₁ 、ｙ₀ ＝ｙ_-1＝０とすること
も可能であり、この場合２次のBooth のアルゴリズムは
次式で表される。

【０００７】

【数２】 ここで、ＰＰ_i ＝（ｙ_2i+1＋ｙ_2i+2−２ｙ_2i+3）・Ｘは
部分積である。ただし、ｙ₀ ＝ｙ_-1＝０であるため、最
低次部分積ＰＰ_-1は、ＰＰ_-1＝（ｙ_-1＋ｙ₀ −２ｙ₁ ）
・Ｘ＝−２ｙ₁ ・Ｘとなる。（１）、（２）式より、以
下のことが分かる。 部分積ＰＰ_i は、乗数Ｙの連続する３桁から得られ
る。 部分積ＰＰ_i の個数は、乗数Ｙの桁数が偶数のとき
に（桁数／２）個、奇数のときに｛（桁数＋１）／２｝
個である。 部分積ＰＰ_i の値は０、±Ｘ、±２Ｘのいずれかで
ある。部分積ＰＰ_i が−Ｘまたは−２Ｘとなった場合、
Ｘの各桁のビットを反転し、ＬＳＢに１を加算する。 最低次部分積から最高次部分積までの全部分積を２
²ⁱの重みづけをして加算する。

【０００８】なお、２次のBooth のアルゴリズムについ
ては、たとえば、菅野卓雄監修、香山晋編、「超高速デ
ィジタルデバイスシリーズ、２．超高速ＭＯＳデバイ
ス」、培風館、pp２９５−２９８、１９８６に記載され
ている。

【０００９】図１２は、８桁×８桁の乗算を行う第１の
従来例を示すブロック図である。

【００１０】図１２には、２次のBooth のアルゴリズム
を用いて得られた部分積ＰＰ₀ 〜ＰＰ₃ を加算する半加
算器１と全加算器２₁ 、２₂ とで構成された配列型桁上
げ保存加算器と、２入力加算器３とが示されている。Bo
oth のアルゴリズムによってデコードした結果、部分積
ＰＰ_i が−Ｘまたは−２Ｘとなった場合には負であるこ
と（すなわち符号桁が１であること）を示すために、符
号桁を上位桁に拡張する必要がある。このために、図１
２における部分積ＰＰ₀ 〜ＰＰ₂ の符号桁が拡張されて
いる。

【００１１】図１２には、乗算器のクリティカルパスの
一部である配列型桁上げ保存加算器中のクリティカルパ
ス４が示されている。乗算器における７桁以上では４個
の部分積（ＰＰ₀ 、ＰＰ₁ 、ＰＰ₂ 、ＰＰ₃ ）を加算す
る必要があり、さらに７桁目では部分積ＰＰ₃ が−Ｘま
たは−２Ｘとなった場合、ＬＳＢに１を加算するために
ビットＰＮ₃ を加算する必要がある。したがって、乗算
器における７桁目だけは５ビット加算する必要がある。
加えて、２入力加算器３では、下位桁から上位桁に桁上
げ信号が伝搬することを考慮すると、クリティカルパス
４を経て和信号Ｓ１５を出力する経路が、乗算器全体の
クリティカルパスとなる。

【００１２】なお、符号Ｓ１、Ｓ２、…、Ｓ１３、Ｓ１
４、Ｓ１５は、それぞれ、１桁目、２桁目、…、１３桁
目、１４桁目、１５桁目の和信号を示す符号であり、図
１２において、各和信号Ｓ１…Ｓ１５の上に記載されて
いる回路は、各桁目に対応する部分積加算回路である。
たとえば、クリティカルパス４は、７桁目に対応する部
分積加算回路であり、半加算器１と第１の全加算器２₁
と第２の全加算器２₂とを有する。

【００１３】クリティカルパス４において、入力端子Ｘ
０は最低次部分積ＰＰ₀ のビットを入力し、入力端子Ｘ
１は最低次部分積ＰＰ₀ の１個上の２² 重みづけされた
部分積ＰＰ₁ のビットを入力し、入力端子Ｘ２は最低次
部分積ＰＰ₀ の２個上の２^2*2 重みづけされた部分積Ｐ
Ｐ₂ のビットを入力し、入力端子Ｘ３は最低次部分積Ｐ
Ｐ₀ の３個上の２^2*3 重みづけされた部分積ＰＰ₃ のビ
ットを入力し、入力端子Ｄ０は６桁目の部分積加算回路
における半加算器１が出力した桁上げ信号を入力し、入
力端子Ｄ１は６桁目の部分積加算回路における第１の全
加算器２₁ が出力した桁上げ信号を入力する。半加算器
１は最低次部分積ＰＰ₀ のビットを入力端子Ｘ０より入
力し、最低次部分積ＰＰ₀ の１個上の２² 重みづけされ
た部分積ＰＰ₁ のビットを入力端子Ｘ１より入力し、第
１の桁上げ信号と第１の和信号を出力するものである。

【００１４】この第１の桁上げ信号は出力端子Ｃ０より
８桁目の部分積加算回路に送られ、第１の和信号は第１
の全加算器２₁ に送られる。第１の全加算器２₁ は半加
算器１が出力した上記第１の和信号を入力し、最低次部
分積ＰＰ₀ の２個上の２^2*2重みづけされた部分積ＰＰ₂
のビットを入力端子Ｘ２より入力し、６桁目の部分積
加算回路における半加算器１が出力した桁上げ信号を入
力端子Ｄ０より入力し、第２の桁上げ信号と第２の和信
号とを出力するものである。

【００１５】この第２の桁上げ信号は出力端子Ｃ１より
８桁目の部分積加算回路に送られ、第２の和信号は第２
の全加算器２₂ に送られる。第２の全加算器２₂ は、全
加算器２₁ が出力した上記第２の和信号を入力し、最低
次部分積ＰＰ₀ の３個上の２^2*3 重みづけされた部分積
ＰＰ₃ のビットを入力端子Ｘ３より入力し、６桁目の部
分積加算回路における全加算器２₁ が出力した桁上げ信
号を入力端子Ｄ１より入力し、第３の桁上げ信号と第３
の和信号とを２入力加算器３に出力するものである。

【００１６】８桁目〜１５桁目に対応する部分積加算回
路も、上記７桁目に対応する回路と同様であるが、図１
２に斜線が付された〇印の部分積にあっては、拡張され
た符号桁である点が、上記７桁目に対応する回路とは異
なる。

【００１７】なお、１桁目、２桁目に対応する回路は配
線のみであり、最低次部分積ＰＰ₀のビットがそのまま
２入力加算器３に入力され、３桁目に対応する回路は、
半加算器１のみを有し、この半加算器１が出力する和信
号と桁上げ信号とが２入力加算器３に入力され、４桁目
に対応する回路は、半加算器１のみを有し、この半加算
器１が出力する和信号が２入力加算器３に入力されてい
る。また、５桁目に対応する回路は、半加算器１と第１
の全加算器２₁ とを有するが、第２の全加算器２₂ を有
せず、第１の全加算器２₁ が出力する和信号と桁上げ信
号とが２入力加算器３に入力され、６桁目に対応する回
路は、半加算器１と第１の全加算器２₁とを有するが、
第２の全加算器２₂ を有せず、第１の全加算器２₁ が出
力する和信号が２入力加算器３に入力される。また、ビ
ットＰＮ₀ 〜ＰＮ₃ は、部分積ＰＰ₀ 〜ＰＰ₃ が負であ
るときに、ＬＳＢに１を加算するためのビットである。

【００１８】図１３は、上記従来例に使用される半加算
器１の構成を示し、図１４、図１５は、上記従来例にお
ける第１の全加算器２₁ または第２の全加算器２₂ に使
用される全加算器２−１、２−２の構成を示してある。

【００１９】ところで、通常、排他的論理和ゲート１段
の遅延時間は、ＮＡＮＤゲート２段分と等しく、ＮＡＮ
Ｄゲート＋インバータの遅延時間よりも長い。また、図
１５に示した全加算器２−２中の排他的論理和ゲート６
とセレクタ８とをトランスミッションゲートで構成した
場合には両者の遅延時間は等しくなる。そこで、以下で
は、排他的論理和ゲート６の通過段数によって、クリテ
ィカルパスを評価することにする。

【００２０】図１３に示す半加算器１は、入力端子ａと
入力端子ｂとから信号を入力して和信号を出力するパス
がクリティカルパスとなり、入力から出力までに排他的
論理和ゲート６を１段だけ通過する。図１４に示す全加
算器２−１は、入力端子ａと入力端子ｂとから信号を入
力して和信号を出力するパスがクリティカルパスとな
り、排他的論理和ゲート６を２段、通過する。図１５に
示す全加算器２−２も同様に、排他的論理和ゲート６を
２段、通過する。したがって、図１２中の第１の全加算
器２₁ 、第２の全加算器２₂ は、ともに、入力から出力
までに排他的論理和ゲート６を２段、通過する。

【００２１】図１６は、図１２に示す配列型桁上げ保存
加算器のクリティカルパス４の一例を具体的に示す回路
図であり、クリティカルパス４における排他的論理和ゲ
ート６の段数は５段である。この回路については、たと
えば、二階堂忠信、宮原則男、浜口重建著、「ｎ−ＭＯ
Ｓ １６ビット並列乗算器」、信学技報、ＳＳＤ７９−
２４、pp４１−４８、１９７９に記載されている。

【００２２】図１７は、第１の従来例において、１６桁
×１６桁の乗算を行う場合の従来例を示すブロック図で
ある。

【００２３】図１７においては、全３１桁中の下位側１
６桁のみを示してある。この従来例は、基本的には、図
１２に示した８桁×８桁の乗算を行う場合と同じであ
り、省略した上位側１５桁の部分積加算回路は半加算器
１が１個と全加算器２が６個で構成されており、１５桁
目と１６桁目の回路と同一である。

【００２４】図１８は、８桁×８桁の乗算を行う第２の
従来例を示すブロック図である。

【００２５】図１２に示す第１の従来例では、ＰＰ₀ 〜
ＰＰ₂ の符号桁を上位桁に拡張する必要がある。しか
し、これは部分積の加算式を以下に示すように変更する
ことによって不要となる。

【００２６】部分積ＰＰ₀ 〜ＰＰ₃ における符号桁をＳ
₀ 〜Ｓ₃ とすると、第１の従来例において拡張されてい
た符号桁の加算は次のようになる。 Ｓ＝（２¹⁴＋２¹³＋２¹²＋２¹¹＋２¹⁰＋２⁹ ＋２⁸ ）Ｓ
₀ ＋（２¹⁴＋２¹³＋２¹²＋２¹¹＋２¹⁰）Ｓ₁ ＋（２¹⁴＋
２¹³＋２¹²）Ｓ₂ ＋２¹⁴Ｓ₃ ここで、

【００２７】

【数３】 であるため、上式は次のように書き換えられる。

【００２８】

【数４】 さらに、２¹⁴＋２¹³＋２¹²＋２¹¹＋２¹⁰＋２⁹ ＋２⁸ ＝
２¹⁵−２⁸ であるために、上式は次のようになる。

【００２９】

【数５】 ここで、８桁×８桁の乗算結果は１５桁であり、２¹⁵以
上の桁を必要としないために、最後の項、つまり、

【００３０】

【数６】 は、乗算結果に不要となる。

【００３１】上記（３）式の意味は次のとおりである。 （ａ） 各部分積の符号ビットを反転する。 （ｂ） 最低次部分積ＰＰ₀ の符号ビットに１を加え
る。 （ｃ） 隣り合う部分積（ＰＰ₀ とＰＰ₁ 、ＰＰ₁ とＰ
Ｐ₂ 等）の符号ビットの間に１を加える。

【００３２】図１９は、最低次部分積ＰＰ₀ において、
上記（ａ）と（ｂ）とを実現するＡ回路９と、その真理
値表とを示す図であり、図２０は、上記（ｃ）を実現す
るＢ回路１０と、その真理値表とを示す図であり、図２
１は、部分積ＰＰ₁ 〜ＰＰ₃において、上記（ａ）を実
現するＣ回路１１を示す図である。

【００３３】図１８に示す第２の従来例は、Ａ回路９、
Ｂ回路１０、Ｃ回路１１を用いることによって、第１の
従来例で必要であった符号桁の拡張を不要とした乗算器
である。なお、この第２の従来例において、１６桁×１
６桁の乗算を行う場合、全３１桁中の下位側１６桁は上
記図１７と同一である。図１８に示す８桁×８桁の乗算
を行う場合と同様に、Ａ回路９、Ｂ回路１０、Ｃ回路１
１を用いることによって符号桁の拡張が不要となる。こ
の第２の従来例についても、第１の従来例と同じく、た
とえば、二階堂忠信、宮原則男、浜口重建著、「ｎ−Ｍ
ＯＳ １６ビット並列乗算器」、信学技報、ＳＳＤ７９
−２４、pp４１−４８、１９７９に記載されている。

【００３４】

【発明が解決しようとする課題】ところが、上記従来例
において、ｍ桁×ｎ桁の乗算を行う場合に配列型桁上げ
保存加算器のクリティカルパスにおける排他的論理和ゲ
ートの段数がｎ−３段であり、すなわち８桁×８桁の乗
算においてクリティカルパス内の排他的論理和ゲートの
段数が５段、１６桁×１６桁の乗算においてクリティカ
ルパス内の排他的論理和ゲートの段数が１３段、３２桁
×３２桁の乗算においてクリティカルパス内の排他的論
理和ゲートの段数が２９段となり、上記従来例では遅延
時間が長いという問題がある。

【００３５】また、上記従来例においては、全加算器を
構成する場合、排他的論理和ゲートを使用しているの
で、トランジスタ数、および遅延時間が増加するという
問題がある。

【００３６】本発明は、配列型桁上げ保存加算器のクリ
ティカルパスにおける遅延時間を短くすることができ、
乗算器における部分積の加算時間を短縮することができ
る乗算器を提供することを目的とするものである。

【００３７】

【課題を解決するための手段】本発明は、ｍ桁の被乗数
とｎ桁の乗数と（ｍとｎとは５以上の整数、ｍ≧ｎ）を
乗算する場合、２次のBooth のアルゴリズムによって上
記乗数をデコードし、上記乗数の桁数ｎが偶数であると
きにｎ／２個の部分積を生成し、上記乗数の桁数ｎが奇
数であるときに（ｎ＋１）／２個の部分積を生成する手
段を有し、３桁以上ｎ桁以下の各桁では、上記最低次部
分積とその１個上の２² 重みづけされた部分積とを半加
算器で加算することによって、第１番目の桁上げ信号と
第１番目の和信号とを生成する手段と、ｎ≧７のとき、
７桁以上ｎ桁以下の各桁では、上記最低次部分積の２個
上の２^2*2 重みづけされた部分積と上記最低次部分積の
３個上の２^2*3 重みづけされた部分積とを、第１番目の
全加算器の３個の入力端子のうち、桁上げ信号と和信号
出力までの遅延時間が長い第１の入力端子と第２の入力
端子とに入力し、出力までの遅延時間が短い第３の入力
端子に、上記第１番目の和信号を入力することによっ
て、第２番目の桁上げ信号と第２番目の和信号とを生成
する手段と、ｎ≧９のとき、９桁以上ｎ桁以下のｋ桁目
（９≦ｋ≦ｎ）では、上記最低次部分積のｊ個上の２
^2*j 重みづけされた部分積（ｋが奇数のときｊ＝４、
５、６、…、（ｋ−１）／２、ｋが偶数のときｊ＝４、
５、６、…、ｋ／２−１）と１桁下位から出力される第
ｊ−３番目の桁上げ信号とを、第ｊ−２番目の全加算器
の３個の入力端子のうち、桁上げ信号と和信号出力まで
の遅延時間の長い第１の入力端子と第２の入力端子とに
入力し、出力までの遅延時間の短い第３の入力端子に、
第ｊ−３番目の全加算器から出力される第ｊ−２番目の
和信号を入力することによって第ｊ−１番目の桁上げ信
号と第ｊ−１番目の和信号とを生成する手段とを具備す
る配列型桁上げ保存加算器である。

【００３８】また、本発明は、ＮＡＮＤゲートとＯＲ・
ＮＡＮＤ複合ゲートとによって、排他的否定論理和ゲー
トを構成し、全加算器における第１の入力端子と第２の
入力端子とを第１の排他的否定論理和ゲートの入力端子
に接続し、上記第１の排他的否定論理和ゲートの出力端
子と上記全加算器における第３の入力端子とを、第２の
排他的否定論理和ゲートの入力端子とＯＲ・ＮＡＮＤ複
合ゲートにおけるＯＲ側の２つの入力端子とに接続し、
上記第１の排他的否定論理和ゲート中のＮＡＮＤゲート
の出力端子を、上記ＯＲ・ＮＡＮＤ複合ゲートにおける
ＮＡＮＤ側の入力端子に接続し、上記第２の排他的否定
論理和ゲートの出力信号を上記全加算器における和信号
として出力し、上記ＯＲ・ＮＡＮＤ複合ゲートの出力信
号を上記全加算器における桁上げ信号として出力する全
加算器によって配列型桁上げ保存加算器を構成するもの
である。

【００３９】

【作用】従来例においては、ｍ桁×ｎ桁の乗算を行う場
合に配列型桁上げ保存加算器のクリティカルパスにおけ
る排他的論理和の段数がｎ−３段、すなわち８桁×８桁
のとき５段、１６桁×１６桁のとき１３段、３２桁×３
２桁のとき２９段であったのに対して、本発明において
は、排他的論理和の段数をｎ／２段、すなわち８桁×８
桁のとき４段、１６桁×１６桁のとき８段、３２桁×３
２桁のとき１６段に削減することができ、乗算器におけ
る部分積の加算時間を短縮することができる。また、全
加算器を排他的否定論理和を用いて構成することによ
り、トランジスタ数を削減し、遅延時間を減少させるこ
とができる。

【００４０】

【実施例】図１は、被乗算８桁と乗算８桁の乗算を行う
本発明の第１の実施例を示すブロック図である。図２
は、第１の実施例における配列型桁上げ保存加算器のク
リティカルパス１３を示す回路図である。

【００４１】この実施例は、ｍ桁の被乗数とｎ桁の乗数
と（ｍとｎとは１以上の整数、ｍ≧ｎ）を乗算する場
合、２次のBooth のアルゴリズムによって乗数をデコー
ドし、乗数の桁数ｎが偶数であるときにｎ／２個の部分
積を生成し、乗数の桁数ｎが奇数であるときに（ｎ＋
１）／２個の部分積を生成し、この生成された部分積の
最低次部分積から最高次部分積まで、各部分積を２² づ
つ重みづけしながら加算する配列型桁上げ保存加算器を
有する乗算器である。

【００４２】上記実施例は、部分積ＰＰ₀ 〜ＰＰ₃ のビ
ットを加算する配列型桁上げ保存加算器と、２入力加算
器３とを有する。

【００４３】図１には、乗算器のクリティカルパスの一
部である配列型桁上げ保存加算器中のクリティカルパス
１３が示されている。乗算器における７桁以上では４個
の部分積を加算する必要があり、さらに７桁目では部分
積ＰＰ₃ が−Ｘまたは−２Ｘとなった場合、ＬＳＢに１
を加算するためにビットＰＮ₃ を加算する必要がある。
したがって、乗算器における７桁目だけは５入力とな
る。加えて、２入力加算器３では、下位桁から上位桁に
桁上げ信号が伝搬することを考慮すると、クリティカル
パス１３を経て和信号Ｓ１５を出力する経路が、乗算器
全体のクリティカルパスとなる。

【００４４】なお、符号Ｓ１、Ｓ２、…、Ｓ１３、Ｓ１
４、Ｓ１５は、それぞれ、１桁目、２桁目、…、１３桁
目、１４桁目、１５桁目の和信号を示す符号であり、図
１において、各和信号Ｓ１…Ｓ１５の上に記載されてい
る回路は、各桁目に対応する部分積加算回路である。た
とえば、クリティカルパス１３は、７桁目に対応する部
分積加算であり、半加算器１と第１の全加算器１２₁ と
第２の全加算器１２₂とを有する。

【００４５】クリティカルパス１３において、入力端子
Ｘ０は最低次部分積ＰＰ₀ のビットを入力し、入力端子
Ｘ１は最低次部分積ＰＰ₀ の１個上の２² 重みづけされ
た部分積ＰＰ₁ のビットを入力し、入力端子Ｘ２は最低
次部分積ＰＰ₀ の２個上の２^2*2 重みづけされた部分積
ＰＰ₂ のビットを入力し、入力端子Ｘ３は最低次部分積
ＰＰ₀ の３個上の２^2*3 重みづけされた部分積ＰＰ₃ の
ビットを入力し、入力端子Ｄ０は６桁目の部分積加算回
路における半加算器１が出力した桁上げ信号を入力し、
入力端子Ｄ１は６桁目の部分積加算回路における第１の
全加算器１２₁が出力した桁上げ信号を入力する。

【００４６】半加算器１は、最低次部分積ＰＰ₀ のビッ
トを入力端子Ｘ０より入力し、最低次部分積ＰＰ₀ の１
個上の２² 重みづけされた部分積ＰＰ₁ のビットを入力
端子Ｘ１より入力し、第１の桁上げ信号と第１の和信号
とを出力するものである。この第１の桁上げ信号は出力
端子Ｃ０より８桁目の部分積加算回路に送られ、第１の
和信号は第１の全加算器１２₁ に送られる。

【００４７】第１の全加算器１２₁ は、半加算器１が出
力した第１の和信号を、第２の和信号を出力するまでの
排他的論理和ゲート６の通過段数が１段である入力端子
に入力し、最低次部分積ＰＰ₀ の２個上の２^2*2 重みづ
けされた部分積ＰＰ₂ のビットと、最低次部分積ＰＰ₀
の３個上の２^2*3 重みづけされた部分積ＰＰ₃ のビット
とを、第２の和信号を出力するまでの排他的論理和ゲー
ト６の通過段数が２段である２個の入力端子に入力し、
第２の桁上げ信号と第２の和信号とを出力するものであ
る。この第２の桁上げ信号は出力端子Ｃ１より８桁目の
部分積加算回路に送られ、第２の和信号は第２の全加算
器１２₂ に送られる。

【００４８】第２の全加算器１２₂ は、第１の全加算器
１２₁ が出力した第２の和信号と６桁目の部分積加算回
路における半加算器１が出力した桁上げ信号を、第３の
和信号を出力するまでの排他的論理和ゲート６の通過段
数が２段である２個入力端子に入力し、６桁目の部分積
加算回路における第１の全加算器１２₁ が出力した桁上
げ信号を、第３の和信号を出力するまでの排他的論理和
ゲート６の通過段数が１段である入力端子に入力し、第
３の桁上げ信号と第３の和信号とを２入力加算器３に出
力するものである。

【００４９】８桁目〜１５桁目に対応する部分積加算回
路も、上記７桁目に対応する回路と同様であるが、図１
において斜線が付された〇印の部分積にあっては、拡張
された符号桁である点が、上記７桁目に対応する回路と
は異なる。

【００５０】なお、１桁目、２桁目に対応する回路は配
線のみであり、最低次部分積ＰＰ₀のビットがそのまま
２入力加算器３に入力され、３桁目に対応する回路は、
半加算器１のみを有し、この半加算器１が出力する和信
号と桁上げ信号とが２入力加算器３に入力され、４桁目
に対応する回路は、半加算器１のみを有し、この半加算
器１が出力する和信号が２入力加算器３に入力されてい
る。また、５桁目に対応する回路は、半加算器１と第１
の全加算器１２₁ とを有するが、第２の全加算器１２₂
を有せず、第１の全加算器１２₁ が出力する和信号が２
入力加算器３に入力され、６桁目に対応する回路は、半
加算器１と第１の全加算器１２₁ とを有するが、第２の
全加算器１２₂ を有せず、第１の全加算器１２₁ が出力
する和信号が２入力加算器３に入力される。また、ビッ
トＰＮ₀ 〜ＰＮ₃ は、部分積ＰＰ₀ 〜ＰＰ₃ が負である
ときに、ＬＳＢに１を加算するためのビットである。

【００５１】上記実施例において、３桁以上ｎ桁以下の
各桁では、最低次部分積ＰＰ₀ とその１個上の２² 重み
づけされた部分積ＰＰ₁ とを半加算器１で加算すること
によって、第１番目の桁上げ信号と第１番目の和信号と
を生成する手段が設けられている。

【００５２】上記実施例中の全加算器１２自体は、図１
２に示す従来例における全加算器２（図１４に示す全加
算器２−１または図１５に示す全加算器２−２）と同一
の回路である。上記実施例では全加算器２の３つの入力
端子ａ、ｂ、ｃのうち、入力端子ａまたは入力端子ｂか
ら入力して和信号を出力するパスにおける排他的論理和
ゲート６の通過段数は２段であるのに対して、入力端子
ｃから入力して和信号を出力するパスにおける排他的論
理和ゲート６の通過段数は１段であり、入力端子ｃから
のパスにおける排他的論理和ゲート６の通過段数が少な
いことを示すために、図２の全加算器１２において、入
力端子ａ、ｂよりも入力端子ｃを下げて描いてある。

【００５３】また、上記実施例において、７桁以上ｎ桁
以下の各桁では、最低次部分積ＰＰ₀ の２個上の２^2*2
重みづけされた部分積ＰＰ₂ と最低次部分積ＰＰ₀ の３
個上の２^2*3 重みづけされた部分積ＰＰ₃ とを、第１番
目の全加算器１２₁ の３つの入力端子のうち、桁上げ信
号と和信号とを出力するまでの遅延時間が長い第１の入
力端子ａと第２の入力端子ｂとに入力し、出力するまで
の遅延時間が短い第３の入力端子ｃに、第１番目の和信
号を入力することによって、第２番目の桁上げ信号と第
２番目の和信号とを生成する手段が設けられている。

【００５４】すなわち、上記実施例においては、最低次
部分積ＰＰ₀ とその１つ上の部分積ＰＰ₁ とを半加算器
１によって加算し、第１番目の桁上げ信号と第１番目の
和信号とを生成し、パスにおける下段の全加算器１２₁
のうちで、出力端子との間の排他的論理和ゲート６の通
過段数が多い入力端子ａ、ｂには上記第１の和信号を入
力せずに、出力端子との間の排他的論理和ゲート６の通
過段数が少ない入力端子ｃに上記第１の和信号を入力す
る。このように和信号を入力端子ｃに入力することによ
って、排他的論理和ゲート６の通過段数を削減し、した
がってクリティカルパスの遅延時間を短くすることがで
きる。つまり、上記実施例では全加算器１２において、
入力端子ｃから入力して和信号または桁上げ信号を出力
するパスにおける遅延時間は、入力端子ａまたはｂから
入力して和信号または桁上げ信号を出力するパスにおけ
る遅延時間の半分であることを利用して、クリティカル
パスの遅延時間を短くしている。

【００５５】図２に示すクリティカルパス１３は、７桁
目のパスであり、７桁目において部分積ＰＰ₀ と部分積
ＰＰ₁ とを加算してから、２入力加算器３に入力するま
での排他的論理和ゲート６の段数は４段である。また、
５桁目において部分積ＰＰ₀と部分積ＰＰ₁ とを加算し
て第１番目の桁上げ信号を出力し、この第１番目の桁上
げ信号を６桁目の第１の全加算器１２₁ に入力して６桁
目における第２番目の桁上げ信号を出力するまでの排他
的論理和ゲート６の段数は（ＮＡＮＤゲート２個、また
はセレクタの遅延時間を排他的論理和ゲート６の遅延時
間と等しいとすると）３段であり、その信号はクリティ
カルパス１３のＤ１端子に入力されるので、配列型桁上
げ保存加算器中の排他的論理和ゲート６の通過段数は４
段である。したがって、上記実施例における配列型桁上
げ保存加算器中のクリティカルパスにおける排他的論理
和ゲート６の段数は４段であり、従来例のクリティカル
パスにおける排他的論理和ゲート６の段数５段よりも少
ない。

【００５６】図３は、配列型桁上げ保存加算器における
第２の全加算器１２₂ において、出力するまでの遅延時
間が長い入力端子ａと入力端子ｂとに、１桁下位から２
つの桁上げ信号を入力し、第１の全加算器１２₁ の和信
号を、第２の全加算器１２₂における遅延時間が短い入
力端子ｃに入力した例を示す図である。ただし、７桁目
においてのみ第２の全加算器１２₂ における入力端子ａ
と入力端子ｂとに、６桁目の半加算器１からの桁上げ信
号と部分積ＰＰ₃ が負となった場合、ＬＳＢに１加える
ためのビットＰＮ₃ を入力する。

【００５７】配列型桁上げ保存加算器の遅延時間に関し
ては、図１の構成と図３の構成とは同一であるが、図１
の場合は、７桁目における配列型桁上げ保存加算器の遅
延時間が、排他的論理和ゲート６の４段分であるのに対
し、図３の場合は、遅延時間が排他的論理和ゲート６の
３段分であるので、２入力加算器３まで考慮すると、図
１の構成よりも図３の構成が高速である場合が有り得
る。

【００５８】図４は、図３に示す実施例において、１６
桁×１６桁の乗算を行う場合の実施例を示すブロック図
である。ただし全３１桁中の下位側１６桁のみを示す。

【００５９】この例は、基本的には、図３に示す８桁×
８桁の乗算を行う場合と同じであり、省略した上位側１
５桁の部分積加算回路は半加算器１が１個と全加算器２
が６個で構成されており、１５桁目と１６桁目の回路と
同一である。

【００６０】つまり、図４の実施例では、９桁以上ｎ桁
以下のｋ桁目（９≦ｋ≦ｎ）では、最低次部分積ＰＰ₀
のｊ個上の２^2*j 重みづけされた部分積（ｋが奇数のと
きには、ｊ＝４、５、６、…、（ｋ−１）／２、ｋが偶
数のときには、ｊ＝４、５、６、…ｋ／２−１）と、１
桁下位から出力される第ｊ−３番目の桁上げ信号とを、
第ｊ−２番目の全加算器の３個の入力端子のうち、桁上
げ信号と和信号出力までの遅延時間の長い第１の入力端
子と第２の入力端子とに入力し、出力するまでの遅延時
間が短い第３の入力端子に、第２〜３番目の全加算器か
ら出力される第ｊ−２番目の和信号を入力することによ
って、第ｊ−１番目の桁上げ信号と第ｊ−１番目の和信
号とを生成する手段が設けられている。

【００６１】図５は、図４に示す実施例において、１６
桁×１６桁の乗算を行う場合の配列型桁上げ保存加算器
中のクリティカルパスの一例を示す図である。

【００６２】図５における符号Ｘ０、Ｘ１、Ｘ２、Ｘ
３、Ｘ４、Ｘ５、Ｘ６、Ｘ７は、部分積ＰＰ₀ 〜ＰＰ₇
に対応するビットの入力端子を示すものであり、符号Ｃ
０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５は、上位桁へ向かう
桁上げ信号の出力端子を示すものであり、符号Ｄ０、Ｄ
１、Ｄ２、Ｄ３、Ｄ４、Ｄ５は、下位桁から受ける桁上
げ信号の入力端子を示すものである。

【００６３】図５においても、パスにおける全加算器１
２のうちで、出力端子との間の排他的論理和ゲート６の
通過段数が多い入力端子ａ、ｂにはパスにおける上段の
全加算器１２から出力される和信号を入力せずに、出力
端子との間の排他的論理和ゲート６の通過段数が少ない
入力端子ｃに上記和信号を入力する。このように上段の
全加算器から出力される和信号を入力端子ｃに入力する
ことによって、排他的論理和ゲート６の通過段数を削減
し、したがってクリティカルパスの遅延時間を短くする
ことができる。この場合、１５桁目において部分積ＰＰ
₀ 〜ＰＰ₇ を加算して第６番目の桁上げ信号を出力し、
この信号は１６桁目において最終段の全加算器１２₆ に
入力されるので、配列型桁上げ保存加算器中の排他的論
理和ゲート６の通過段数は８段となり、従来の配列型桁
上げ保存加算器における排他的論理和ゲート６の１３段
よりも５段少なく、乗算器における部分積の加算時間を
短縮することができる。

【００６４】図６は、８桁×８桁の乗算を行う本発明の
第２の実施例を示すブロック図である。この第２の実施
例は、第２の従来例と同様に、Ａ回路９、Ｂ回路１０、
Ｃ回路１１を用いて符号桁の拡張を不要としたものであ
る。

【００６５】第２の実施例は、第１の実施例と同様に、
最低次部分積ＰＰ₀ とその１つ上の部分積ＰＰ₁ とを半
加算器１によって加算し、第１番目の桁上げ信号と第１
番目の和信号とを生成し、第１の全加算器１２₁ の入力
端子ａ、入力端子ｂではなく、入力端子ｃに、第１番目
の和信号を入力する。これによって、排他的論理和ゲー
ト６の通過段数を削減し、したがってクリティカルパス
の遅延時間を削減できる。つまり、第２の実施例でも、
全加算器１２において入力端子ｃから入力して和信号ま
たは桁上げ信号を出力するパスの遅延時間は、入力端子
ａまたは入力端子ｂから入力して和信号または桁上げ信
号を出力するパスの遅延時間の半分であることを利用し
て、クリティカルパスの遅延時間を短くしている。

【００６６】図７は、配列型桁上げ保存加算器中の第２
の全加算器１２₂ において和信号または桁上げ信号を出
力するまでの遅延時間が長い入力端子ａ、入力端子ｂ
に、１桁下位からの２つの桁上げ信号を入力し、遅延時
間が短い入力端子ｃに、第１の全加算器１２₁ の和信号
を入力した例を示す図である。

【００６７】配列型桁上げ保存加算器の遅延時間に関し
ては、図６の構成と図７の構成とは同一であるが、図６
の場合は、７桁目における配列型桁上げ保存加算器の遅
延時間が排他的論理和ゲート６の４段分であるのに対し
て、図７の場合は、排他的論理和ゲート６の３段分であ
るので、２入力加算器３まで考慮すると、図６の構成よ
りも図７の構成が高速である場合が有り得る。

【００６８】図８は、８桁×８桁の乗算を行う本発明の
第３の実施例を示す図であり、その配列型桁上げ保存加
算器におけるクリティカルパスを示す回路図である。

【００６９】この実施例における全加算器１７は、第１
の実施例と第２の実施例において全加算器１２₁ または
１２₂ で使用していた排他的論理和ゲート６を排他的否
定論理和ゲート１４に置き換えたものである。

【００７０】排他的否定論理和ゲート１４の出力信号
は、排他的論理和ゲート６の出力信号を反転したもので
あり、また、２つの入力信号をそれぞれ反転して排他的
論理和ゲート６に入力した場合の出力信号と、２つの入
力信号をそれぞれ反転せずに排他的論理和ゲート６に入
力した場合の出力信号とは同一である。したがって、図
８に示したように、入力信号Ｘ０、Ｘ１、Ｘ２、Ｘ３、
Ｄ０、Ｄ１と、出力信号Ｃ０、Ｃ１と、桁上げ信号と、
和信号とに影響を及ぼすことなく、排他的否定論理和ゲ
ート１４を使用することができる。

【００７１】図９は、排他的否定論理和ゲート１４を、
ＮＡＮＤゲート１８とＯＲ・ＮＡＮＤ複合ゲート１６と
で構成した場合を示す回路図である。

【００７２】排他的否定論理和ゲート１４を使用した場
合、排他的否定論理和ゲート１４中のＮＡＮＤゲート１
８を、図８中のＮＡＮＤゲート１５としても使用するこ
とができるので、トランジスタ数を削減することができ
る。この場合の例を図１０に示してある。

【００７３】ここで、図８に示されている入力Ｘ０、Ｘ
１、Ｘ２、Ｘ３、Ｄ０、Ｄ１には排他的否定論理和ゲー
ト１４しか接続されないので、信号を入力する側から見
た負荷が減少し、このために遅延時間が減少する。一
方、図１６に示した従来技術において、排他的否定論理
和ゲート１４を使用するためには、入力信号Ｘ２、Ｘ
３、Ｄ０、Ｄ１を反転する必要があり、これによって、
トランジスタ数および遅延時間が増加するという欠点が
ある。

【００７４】図１１は、排他的論理和ゲート６を、ＮＯ
Ｒゲート２０とＡＮＤ・ＮＯＲ複合ゲート１９とで構成
する場合の回路図である。図１１から分かるように排他
的論理和ゲート６においては、図８中のＮＡＮＤゲート
１５と共用できるゲートは存在しない。

【００７５】

【発明の効果】請求項１に記載の発明によれば、配列型
桁上げ保存加算器のクリティカルパスにおける排他的論
理和ゲートの段数をｎ／２段、すなわち８桁×８桁のと
きに４段、１６桁×１６桁のときに８段、３２桁×３２
桁のときに１６段に削減することができ、乗算器におけ
る部分積の加算時間を短縮することができるという効果
を奏する。

【００７６】また、請求項２に記載の発明によれば、全
加算器を排他的否定論理和ゲートを用いて構成すること
により、トランジスタ数を削減し、部分積の加算時間を
さらに短縮することができるという効果を奏する。

【図面の簡単な説明】

【図１】８桁×８桁の乗算を行う本発明の第１の実施例
を示すブロック図である。

【図２】第１の実施例における配列型桁上げ保存加算器
のクリティカルパス１３を示す回路図である。

【図３】配列型桁上げ保存加算器における第２の全加算
器１２₂ において、遅延時間が長い入力端子ａ、ｂに、
１桁下位から２つの桁上げ信号を入力し、第１の全加算
器１２₁ の和信号を、第２の全加算器１２₂ における遅
延時間が短い入力端子ｃに入力した例を示す図である。

【図４】図３に示す実施例において、１６桁×１６桁の
乗算を行う場合の例を示すブロック図である。

【図５】図４に示す１６桁×１６桁の乗算を行う場合の
配列型桁上げ保存加算器中のクリティカルパスの一例を
示す図である。

【図６】８桁×８桁の乗算を行う本発明の第２の実施例
を示すブロック図である。

【図７】配列型桁上げ保存加算器中の第２の全加算器１
２₂ における遅延時間が長い入力端子ａ、ｂに、１桁下
位からの２つの桁上げ信号を入力し、遅延時間が短い入
力端子ｃに、第１の全加算器１２₁ の和信号を入力した
例を示す図である。

【図８】８桁×８桁の乗算を行う本発明の第３の実施例
を示す図である。

【図９】排他的否定論理和ゲート１４を、ＮＡＮＤゲー
ト１８とＯＲ・ＮＡＮＤ複合ゲート１６とで構成した場
合を示す回路図である。

【図１０】図８の実施例において、図９に示した排他的
否定論理和ゲート１４中のＮＡＮＤゲート１８を、図８
中のＮＡＮＤゲート１５として使用した場合の例を示す
図である。

【図１１】排他的論理和ゲート６を、ＮＯＲゲート２０
とＡＮＤ・ＮＯＲ複合ゲート１９とで構成する場合の回
路図である。

【図１２】８桁×８桁の乗算を行う第１の従来例を示す
ブロック図である。

【図１３】上記従来例に使用される半加算器１の構成を
示す図である。

【図１４】上記従来例における第１の全加算器２₁ また
は第２の全加算器２₂ に使用される全加算器２−１の構
成を示す図である。

【図１５】上記従来例における第１の全加算器２₁ また
は第２の全加算器２₂ に使用される全加算器２−２の構
成を示す図である。

【図１６】図１２に示す配列型桁上げ保存加算器のクリ
ティカルパス４の一例を具体的に示す回路図である。

【図１７】図１２に示す従来例において、１６桁×１６
桁の乗算を行う場合の従来例を示すブロック図である。

【図１８】８桁×８桁の乗算を行う第２の従来例を示す
ブロック図である。

【図１９】上記従来例におけるＡ回路９とその真理値表
とを示す図である。

【図２０】上記従来例におけるＢ回路１０とその真理値
表とを示す図である。

【図２１】上記従来例におけるＣ回路１１を示す図であ
る。

【符号の説明】

１…半加算器、 ２₁ …第１の全加算器、 ２₂ …第２の全加算器、 ３…２入力加算器、 ４…図１２に示す配列型桁上げ保存加算器のクリティカ
ルパス、 ５…ＮＡＮＤゲート、 ６…排他的論理和ゲート ７…インバータ、 ８…セレクタ、 ９…Ａ回路、 １０…Ｂ回路、 １１…Ｃ回路、 １２₁ …第１の全加算器、 １２₂ …第２の全加算器、 １３…図１に示す配列型桁上げ保存加算器のクリティカ
ルパス、 １４…排他的否定論理和ゲート、 １５…ＮＡＮＤゲート、 １６…ＯＲ・ＮＡＮＤ複合ゲート、 １７…全加算器、 １８…ＮＡＮＤゲート、 １９…ＡＮＤ・ＮＯＲ複合ゲート。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ｍ桁の被乗数とｎ桁の乗数と（ｍとｎと
   は５以上の整数、ｍ≧ｎ）を乗算する場合、２次のBoot
   h のアルゴリズムによって上記乗数をデコードし、上記
   乗数の桁数ｎが偶数であるときにｎ／２個の部分積を生
   成し、上記乗数の桁数ｎが奇数であるときに（ｎ＋１）
   ／２個の部分積を生成し、この生成された部分積の最低
   次部分積から最高次部分積まで、各部分積を２² づつ重
   みづけしながら加算する配列型桁上げ保存加算器を有す
   る乗算器において、 ３桁以上ｎ桁以下の各桁では、上記最低次部分積とその
   １個上の２² 重みづけされた部分積とを半加算器で加算
   することによって、第１番目の桁上げ信号と第１番目の
   和信号とを生成する手段と；ｎ≧７のとき、７桁以上ｎ
   桁以下の各桁では、上記最低次部分積の２個上の２^2*2
   重みづけされた部分積と上記最低次部分積の３個上の２
   ^2*3 重みづけされた部分積とを、第１番目の全加算器の
   ３個の入力端子のうち、桁上げ信号と和信号出力までの
   遅延時間が長い第１の入力端子と第２の入力端子とに入
   力し、出力までの遅延時間が短い第３の入力端子に、上
   記第１番目の和信号を入力することによって、第２番目
   の桁上げ信号と第２番目の和信号とを生成する手段と；
   ｎ≧９のとき、９桁以上ｎ桁以下のｋ桁目（９≦ｋ≦
   ｎ）では、上記最低次部分積のｊ個上の２^2*j 重みづけ
   された部分積（ｋが奇数のときｊ＝４、５、６、…、
   （ｋ−１）／２、ｋが偶数のときｊ＝４、５、６、…ｋ
   ／２−１）と１桁下位から出力される第ｊ−３番目の桁
   上げ信号とを、第ｊ−２番目の全加算器の３個の入力端
   子のうち、桁上げ信号と和信号出力までの遅延時間の長
   い第１の入力端子と第２の入力端子とに入力し、出力ま
   での遅延時間の短い第３の入力端子に、第ｊ−３番目の
   全加算器から出力される第ｊ−２番目の和信号を入力す
   ることによって、第ｊ−１番目の桁上げ信号と第ｊ−１
   番目の和信号とを生成する手段と；を具備することを特
   徴とする配列型桁上げ保存加算器を有する乗算器。
2. 【請求項２】 請求項１において、 ＮＡＮＤゲートとＯＲ・ＮＡＮＤ複合ゲートとによっ
   て、排他的否定論理和ゲートを構成し、 全加算器における上記第１の入力端子と上記第２の入力
   端子とを第１の排他的否定論理和ゲートの入力端子に接
   続し、上記第１の排他的否定論理和ゲートの出力端子と
   上記全加算器における第３の入力端子とを、第２の排他
   的否定論理和ゲートの入力端子とＯＲ・ＮＡＮＤ複合ゲ
   ートにおけるＯＲ側の２つの入力端子とに接続し、上記
   第１の排他的否定論理和ゲート中のＮＡＮＤゲートの出
   力端子を、上記ＯＲ・ＮＡＮＤ複合ゲートにおけるＮＡ
   ＮＤ側の入力端子に接続し、上記第２の排他的否定論理
   和ゲートの出力信号を上記全加算器における和信号とし
   て出力し、上記ＯＲ・ＮＡＮＤ複合ゲートの出力信号を
   上記全加算器における桁上げ信号として出力する全加算
   器によって構成されることを特徴とする配列型桁上げ保
   存加算器を有する乗算器。