JPH08339292A - 演算処理装置及びその方法、並びにデータ処理装置 - Google Patents
演算処理装置及びその方法、並びにデータ処理装置Info
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Abstract
(57)【要約】
【課題】 複数の多ビットデータの加算を含む演算にお
いて、キャリー伝搬をなくし、高速に演算するための演
算装置を提供する。 【解決手段】 複数の多ビットデータを加算する演算処
理装置に、該複数の多ビットデータの共通する桁の値が
並列に入力されて、入力値の中のhighの個数をバイナリ
表現で出力するＮＤ(number detector)１１を各桁毎に
設け、複数のＮＤ１１からの出力を、桁の重複のない値
を合わせて１データとして加算する全加算器を具える。
いて、キャリー伝搬をなくし、高速に演算するための演
算装置を提供する。 【解決手段】 複数の多ビットデータを加算する演算処
理装置に、該複数の多ビットデータの共通する桁の値が
並列に入力されて、入力値の中のhighの個数をバイナリ
表現で出力するＮＤ(number detector)１１を各桁毎に
設け、複数のＮＤ１１からの出力を、桁の重複のない値
を合わせて１データとして加算する全加算器を具える。
Description
【０００１】
【発明の属する技術分野】本発明は、加算や乗算などの
演算を実行する半導体装置等の演算処理装置、及び該装
置で用いる演算方法、並びに前記演算処理装置を用いた
データ処理装置に関するものである。
演算を実行する半導体装置等の演算処理装置、及び該装
置で用いる演算方法、並びに前記演算処理装置を用いた
データ処理装置に関するものである。
【０００２】
【従来の技術】近年、微細化に伴う半導体製造技術及び
アルゴリズムを含む半導体回路技術の目ざましい発展に
伴い、加算器(adder) や乗算器(multiplier)等の演算速
度の向上には著しいものが有る。又その演算処理は、CP
U(central processing unit)やDSP(digital signal pro
cessor) の分野をはじめ、あらゆる半導体装置に使用さ
れている。しかしながら、技術が発展すればするほどこ
のような演算処理に対する要求は厳しいものになり、さ
らなる高速化が求められているのが現状である。
アルゴリズムを含む半導体回路技術の目ざましい発展に
伴い、加算器(adder) や乗算器(multiplier)等の演算速
度の向上には著しいものが有る。又その演算処理は、CP
U(central processing unit)やDSP(digital signal pro
cessor) の分野をはじめ、あらゆる半導体装置に使用さ
れている。しかしながら、技術が発展すればするほどこ
のような演算処理に対する要求は厳しいものになり、さ
らなる高速化が求められているのが現状である。
【０００３】特に、マルチメディア時代における画像処
理や行列演算等の莫大な量の計算を必要とする分野にお
いて、演算処理の高速化の要求が強く、中でも、加算器
や乗算器の処理は、これらの処理の性能を決定する最も
重要な演算処理の１つであり、処理の高速化が望まれて
いる。
理や行列演算等の莫大な量の計算を必要とする分野にお
いて、演算処理の高速化の要求が強く、中でも、加算器
や乗算器の処理は、これらの処理の性能を決定する最も
重要な演算処理の１つであり、処理の高速化が望まれて
いる。
【０００４】現状の演算方式による加算器の一例とし
て、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監修、培風
館）に記載された加算器について説明する。
て、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監修、培風
館）に記載された加算器について説明する。
【０００５】２つの２進数の加算は、２つの２進数を
Ｘ、Ｙとし、ＸとＹの和(sum) をＳ、桁上げ(carry) を
Ｃと置くと、Ｘ、Ｙが１桁の場合は、次の４通りとな
る。
Ｘ、Ｙとし、ＸとＹの和(sum) をＳ、桁上げ(carry) を
Ｃと置くと、Ｘ、Ｙが１桁の場合は、次の４通りとな
る。
【０００６】Ｘ＝０，Ｙ＝０のとき、Ｓ＝０、Ｃ＝０ Ｘ＝０，Ｙ＝１のとき、Ｓ＝１、Ｃ＝０ Ｘ＝１，Ｙ＝０のとき、Ｓ＝１、Ｃ＝０ Ｘ＝１，Ｙ＝１のとき、Ｓ＝０、Ｃ＝１
【０００７】これを真理値表(truth-table) と見なし
て、和Ｓ及び桁上げＣを論理式で表すと、Ｓ＝Ｘ＋Ｙ，
Ｃ＝Ｘ＊Ｙとなり、図４１の（Ａ）に示すような１つの
排他的論理和(exclusive OR)と１つの論理積(AND) から
なる２入力２出力の回路で実現できる。この機能を持つ
回路を半加算器(half adder)と称する。
て、和Ｓ及び桁上げＣを論理式で表すと、Ｓ＝Ｘ＋Ｙ，
Ｃ＝Ｘ＊Ｙとなり、図４１の（Ａ）に示すような１つの
排他的論理和(exclusive OR)と１つの論理積(AND) から
なる２入力２出力の回路で実現できる。この機能を持つ
回路を半加算器(half adder)と称する。
【０００８】２つの２進数が複数桁の場合、すなわち２
ビット以上のビット幅を持つ場合は、下位桁からの桁上
げ信号の処理を要する。従って１桁当たりではXi，Yi及
びCi-1の３つの２進数を加算できる回路が必要である。
この３入力２出力の回路を全加算器(full adder)と称す
る。図４１（Ｃ）に、その動作を表す真理値表と論理式
を示す。この全加算器を必要な個数だけ複数個配置し、
下位の加算器の桁上げ信号を上位の加算器に入力するよ
うに接続することにより、任意の桁数の加算を行なう回
路が得られる。これをリップルキャリーアダー(ripple
carry adder)と呼ぶ。４ビットアダーとして構成した例
を図４１の（Ｂ）に示す。図４１の（Ｃ）の真理値表の
動作を正しく反映する１ビット全加算器の回路構成に
は、多くのヴァリエーションが考えられるが、高速演算
を目的とする場合の設計上のポイントは、和信号の生成
ではなく、下位桁から入力された桁上げ信号をいかに速
く上位桁に伝えるかにある。図４１の（Ｄ）に、この観
点から設計した全加算器の例を示す。
ビット以上のビット幅を持つ場合は、下位桁からの桁上
げ信号の処理を要する。従って１桁当たりではXi，Yi及
びCi-1の３つの２進数を加算できる回路が必要である。
この３入力２出力の回路を全加算器(full adder)と称す
る。図４１（Ｃ）に、その動作を表す真理値表と論理式
を示す。この全加算器を必要な個数だけ複数個配置し、
下位の加算器の桁上げ信号を上位の加算器に入力するよ
うに接続することにより、任意の桁数の加算を行なう回
路が得られる。これをリップルキャリーアダー(ripple
carry adder)と呼ぶ。４ビットアダーとして構成した例
を図４１の（Ｂ）に示す。図４１の（Ｃ）の真理値表の
動作を正しく反映する１ビット全加算器の回路構成に
は、多くのヴァリエーションが考えられるが、高速演算
を目的とする場合の設計上のポイントは、和信号の生成
ではなく、下位桁から入力された桁上げ信号をいかに速
く上位桁に伝えるかにある。図４１の（Ｄ）に、この観
点から設計した全加算器の例を示す。
【０００９】また、桁数が大きくなり、例えば１６ビッ
トになると、個々の全加算器における工夫による高速化
には限界があり、１６ビットアダー全体で高速化を図る
必要がある。上述したように、アダーの演算速度はキャ
リーの伝搬速度により律速されているため、下位の加算
器からの桁上げ信号を待たずにその加算器自身の桁上げ
信号が決定できれば高速化が図れる。
トになると、個々の全加算器における工夫による高速化
には限界があり、１６ビットアダー全体で高速化を図る
必要がある。上述したように、アダーの演算速度はキャ
リーの伝搬速度により律速されているため、下位の加算
器からの桁上げ信号を待たずにその加算器自身の桁上げ
信号が決定できれば高速化が図れる。
【００１０】全ての桁の桁上げ信号は自桁の入力値と最
下位桁の桁上げ信号だけから生成することができる。こ
れを桁上げ先見方式(Carry Look Ahead: CLA) と呼ぶ。
この方式を利用した回路（ＣＬＡ回路）の例を図４２の
（Ａ）に示す。図４２の（Ａ）において、ＨＡは図４２
の（Ｂ）に示す半加算器、点線で囲まれた部分は、図４
２の（Ｃ）に示すＣＭＯＳ回路で実現される。
下位桁の桁上げ信号だけから生成することができる。こ
れを桁上げ先見方式(Carry Look Ahead: CLA) と呼ぶ。
この方式を利用した回路（ＣＬＡ回路）の例を図４２の
（Ａ）に示す。図４２の（Ａ）において、ＨＡは図４２
の（Ｂ）に示す半加算器、点線で囲まれた部分は、図４
２の（Ｃ）に示すＣＭＯＳ回路で実現される。
【００１１】実際に回路にインプリメントする場合に
は、ハードウェア量や効率を考えて、全ての桁の桁上げ
信号をＣＬＡで生成することはなく、例えば４ビットを
１つのブロックとして、ブロック単位でＣＬＡを用いて
桁上げ信号を伝搬させ、ブロック内はリップルで桁上げ
信号を伝える方式（ブロックＣＬＡと呼ぶ）を採る場合
が多い。この方式を用いた１６ビットアダーの例を図４
３に示す。
は、ハードウェア量や効率を考えて、全ての桁の桁上げ
信号をＣＬＡで生成することはなく、例えば４ビットを
１つのブロックとして、ブロック単位でＣＬＡを用いて
桁上げ信号を伝搬させ、ブロック内はリップルで桁上げ
信号を伝える方式（ブロックＣＬＡと呼ぶ）を採る場合
が多い。この方式を用いた１６ビットアダーの例を図４
３に示す。
【００１２】また、減算は、加算回路をそのまま用い
て、減数(subtracter)の２の補数(2'scomplement)を被
減数(minuend) に加えることで実現される。
て、減数(subtracter)の２の補数(2'scomplement)を被
減数(minuend) に加えることで実現される。
【００１３】しかしながら、以上の方法によっても、op
erand 数が増大すればするほど、素子数、演算時間とも
大きく増大し、operandsの増加に対して更なる高速化を
図ることは容易でない。
erand 数が増大すればするほど、素子数、演算時間とも
大きく増大し、operandsの増加に対して更なる高速化を
図ることは容易でない。
【００１４】例えば、６３個のデータを全て加算する場
合において、高速化を追求すれば、図４４のように、並
列に６段の加算処理を行なうことができるが、６２個の
全加算器を要する。一方、素子数を減らせば、図４５の
ように全加算器を１個とすることもできるが、６２回の
加算を順次行なう必要がある。
合において、高速化を追求すれば、図４４のように、並
列に６段の加算処理を行なうことができるが、６２個の
全加算器を要する。一方、素子数を減らせば、図４５の
ように全加算器を１個とすることもできるが、６２回の
加算を順次行なう必要がある。
【００１５】次に、現状の演算方式の乗算器(multiplie
r)の一例として、ここでは並列乗算器について簡単に説
明する。
r)の一例として、ここでは並列乗算器について簡単に説
明する。
【００１６】n×n ビットの乗算の場合、まず部分積
（ｐａｒｔｉａｌ ｐｒｏｄｕｃｔ）
（ｐａｒｔｉａｌ ｐｒｏｄｕｃｔ）
【００１７】
【外１】 を求める。ここで部分積とは、被乗数（ｍｕｌｔｉｐｌ
ｉｃａｎｄ）
ｉｃａｎｄ）
【００１８】
【外２】 に乗数(multiplicator) Ｙの１ビット2jYj（J=0,1,・・・,
n-1 ）を掛け合わせた結果を言う。
n-1 ）を掛け合わせた結果を言う。
【００１９】２進数の場合は０か１しかないので、Yjが
０のときはPij はすべて０となり、Yjが１のときはPij
の各ビットはXiの各ビットに等しい。従って部分積は、
被乗数の各ビットと乗数の１ビットとの論理積をとるこ
とにより得られる。生成された部分積を乗数ビットの重
みに従って桁を合わせ、それらを加算することにより、
乗算結果
０のときはPij はすべて０となり、Yjが１のときはPij
の各ビットはXiの各ビットに等しい。従って部分積は、
被乗数の各ビットと乗数の１ビットとの論理積をとるこ
とにより得られる。生成された部分積を乗数ビットの重
みに従って桁を合わせ、それらを加算することにより、
乗算結果
【００２０】
【外３】 が得られる。最も基本的な並列乗算器は、上記の部分積
生成のハードウエア（AND ゲート) および部分積加算の
回路を、アレイ状に配列して結線することにより得られ
る。例として、８ビット×８ビットの並列乗算器を図４
６に示す。同図に示すように、この並列乗算器は、全加
算器301 、半加算器302 、ＡＮＤゲート303 を含む。
生成のハードウエア（AND ゲート) および部分積加算の
回路を、アレイ状に配列して結線することにより得られ
る。例として、８ビット×８ビットの並列乗算器を図４
６に示す。同図に示すように、この並列乗算器は、全加
算器301 、半加算器302 、ＡＮＤゲート303 を含む。
【００２１】この例に示されるように、乗算は、n ×n
ビットの場合、n2個のＡＮＤゲートで部分積を容易に且
つ高速に演算するとともに、この部分積を加算する加算
工程が演算速度を律速している。従って、部分積の加算
工程の高速化が乗算器の高速化の鍵である。
ビットの場合、n2個のＡＮＤゲートで部分積を容易に且
つ高速に演算するとともに、この部分積を加算する加算
工程が演算速度を律速している。従って、部分積の加算
工程の高速化が乗算器の高速化の鍵である。
【００２２】そのための改良案として、各部分積の加算
段の桁上げ信号を次の加算段の加算器に伝えることによ
り、自段内での桁上げ信号伝搬をなくすことが可能とな
るキャリーセーブアダー方式や、同一桁内の加算工程を
並列に行うWallace-tree方式(Wallace, C., IEEE Tran
s.on Electronic Computers,EC-13,1,1964, pp14-17)、
および生成される部分積の個数そのものを減らす、Boot
h のアルゴリズム(Rubinifield,L.,IEEE Trans. on Com
puters, C24,10,1975, pp.1014-1015)を用いる方式等が
あり、高速化が図られている。
段の桁上げ信号を次の加算段の加算器に伝えることによ
り、自段内での桁上げ信号伝搬をなくすことが可能とな
るキャリーセーブアダー方式や、同一桁内の加算工程を
並列に行うWallace-tree方式(Wallace, C., IEEE Tran
s.on Electronic Computers,EC-13,1,1964, pp14-17)、
および生成される部分積の個数そのものを減らす、Boot
h のアルゴリズム(Rubinifield,L.,IEEE Trans. on Com
puters, C24,10,1975, pp.1014-1015)を用いる方式等が
あり、高速化が図られている。
【００２３】しかしながら、上述の方式では、いずれも
ビット数が増大すればするほど、素子数、演算時間とも
大きく増大し、多ビット化に対して更なる高速化を図る
ことは容易でなく、最近では多値理論を応用した乗算器
等も報告されているが(T.Hanyu et al. Proc. IEEE In
t. Symp. on MVL, pp19-26, May(1994).Nov.1993)、な
かなか実用化に至らないのが、実状である。
ビット数が増大すればするほど、素子数、演算時間とも
大きく増大し、多ビット化に対して更なる高速化を図る
ことは容易でなく、最近では多値理論を応用した乗算器
等も報告されているが(T.Hanyu et al. Proc. IEEE In
t. Symp. on MVL, pp19-26, May(1994).Nov.1993)、な
かなか実用化に至らないのが、実状である。
【００２４】本発明の目的は、上述した技術課題を解決
し、高速で素子数の少ない演算処理装置及びその方法、
並びにデータ処理装置を提供することにある。
し、高速で素子数の少ない演算処理装置及びその方法、
並びにデータ処理装置を提供することにある。
【００２５】本発明の他の目的は、演算処理装置及びデ
ータ処理装置において、高速化を図りつつ、必要な素子
数を削減し、消費電力を減少させることにある。
ータ処理装置において、高速化を図りつつ、必要な素子
数を削減し、消費電力を減少させることにある。
【００２６】本発明の他の目的は、加算においてキャリ
ーの伝搬をなくし、演算の高速化を図ることにある。
ーの伝搬をなくし、演算の高速化を図ることにある。
【００２７】本発明の他の目的は、データを再編成して
加算すべきデータ数を削減し、演算を高速化させ、演算
に必要な素子数を削減することにある。
加算すべきデータ数を削減し、演算を高速化させ、演算
に必要な素子数を削減することにある。
【００２８】本発明の他の目的は、演算を並列に実行す
ることで、処理の高速化を図ることにある。
ることで、処理の高速化を図ることにある。
【００２９】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明によれば、複数の多ビットデータを加算す
る演算処理装置に、該複数の多ビットデータの共通する
桁同士を一括して加算する第１の加算手段と、該第１の
加算手段による加算結果の総和を求める第２の加算手段
とを具える。
めに、本発明によれば、複数の多ビットデータを加算す
る演算処理装置に、該複数の多ビットデータの共通する
桁同士を一括して加算する第１の加算手段と、該第１の
加算手段による加算結果の総和を求める第２の加算手段
とを具える。
【００３０】また、本発明の他の態様によれば、複数の
多ビットデータを乗算する演算処理装置に、該複数の多
ビットデータの部分積を生成する部分積生成手段と、該
部分積生成手段で生成された複数の部分積の共通する桁
同士を一括して加算する第１の加算手段と、該第１の加
算手段による加算結果の総和を求める第２の加算手段と
を具える。
多ビットデータを乗算する演算処理装置に、該複数の多
ビットデータの部分積を生成する部分積生成手段と、該
部分積生成手段で生成された複数の部分積の共通する桁
同士を一括して加算する第１の加算手段と、該第１の加
算手段による加算結果の総和を求める第２の加算手段と
を具える。
【００３１】また、本発明の他の態様によれば、複数の
多ビットデータを加算する演算方法に、該複数の多ビッ
トデータの共通する桁同士を一括して、各桁を独立に加
算する第１の加算工程と、該第１の加算工程による加算
結果の総和を求める第２の加算工程とを具える。
多ビットデータを加算する演算方法に、該複数の多ビッ
トデータの共通する桁同士を一括して、各桁を独立に加
算する第１の加算工程と、該第１の加算工程による加算
結果の総和を求める第２の加算工程とを具える。
【００３２】また、本発明の他の態様によれば、複数の
多ビットデータを乗算する演算方法に、前記複数の多ビ
ットデータの部分積を生成する部分積生成工程と、該部
分積生成工程で生成された複数の部分積の共通する桁同
士を一括して加算する第１の加算工程と、該第１の加算
工程による加算結果の総和を求める第２の加算工程とを
具える。
多ビットデータを乗算する演算方法に、前記複数の多ビ
ットデータの部分積を生成する部分積生成工程と、該部
分積生成工程で生成された複数の部分積の共通する桁同
士を一括して加算する第１の加算工程と、該第１の加算
工程による加算結果の総和を求める第２の加算工程とを
具える。
【００３３】また、本発明の他の態様によれば、データ
を入力する入力手段と、該入力手段より入力されたデー
タを記憶する記憶手段と、該記憶手段に記憶されたデー
タと前記入力手段より入力されたデータとを、所定の処
理手順で処理する処理手段と、該処理手段の処理結果を
出力する出力手段とを有し、前記処理手段が、複数の多
ビットデータの共通する桁同士を一括して加算する第１
の加算手段と、該第１の加算手段による加算結果の総和
を求める第２の加算手段とを具える。
を入力する入力手段と、該入力手段より入力されたデー
タを記憶する記憶手段と、該記憶手段に記憶されたデー
タと前記入力手段より入力されたデータとを、所定の処
理手順で処理する処理手段と、該処理手段の処理結果を
出力する出力手段とを有し、前記処理手段が、複数の多
ビットデータの共通する桁同士を一括して加算する第１
の加算手段と、該第１の加算手段による加算結果の総和
を求める第２の加算手段とを具える。
【００３４】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。
明の実施の形態を詳細に説明する。
【００３５】（実施形態１）本実施形態では、複数の多
ビットデータの加算方法について、８ビットデータ列７
個を加算する演算を例として説明する。
ビットデータの加算方法について、８ビットデータ列７
個を加算する演算を例として説明する。
【００３６】図１は、本実施形態を表す図である。ここ
では、８ビットのデータ列を７個加算するために、ま
ず、７個の８ビットデータ列をそれぞれ桁ごとに一括加
算する第１の加算工程を行なう。この加算は後に詳細に
構成を説明するが、n 入力中何個がhighであったかをバ
イナリーモード( 図１ではS(pq) で示している。（ pは
桁の重み、 qはS の中での桁の重みを表わす）) で出力
する機能を持つブロック１１を用いて行う。
では、８ビットのデータ列を７個加算するために、ま
ず、７個の８ビットデータ列をそれぞれ桁ごとに一括加
算する第１の加算工程を行なう。この加算は後に詳細に
構成を説明するが、n 入力中何個がhighであったかをバ
イナリーモード( 図１ではS(pq) で示している。（ pは
桁の重み、 qはS の中での桁の重みを表わす）) で出力
する機能を持つブロック１１を用いて行う。
【００３７】以下、この機能を持つブロック１１をNumb
er Detector と称し、NDと略記する。図１では、このND
１１というブロックを１つの箱で表している。箱の中の
数字は、"/" の前後がそれぞれ入力数(In)と出力数(Ou
t) を示している。この出力数は入力数で決定され、Out
=〔Log2(In)〕で表わせる。ここで〔a〕 はZ>a となる
最小の整数Z を表わすとする。
er Detector と称し、NDと略記する。図１では、このND
１１というブロックを１つの箱で表している。箱の中の
数字は、"/" の前後がそれぞれ入力数(In)と出力数(Ou
t) を示している。この出力数は入力数で決定され、Out
=〔Log2(In)〕で表わせる。ここで〔a〕 はZ>a となる
最小の整数Z を表わすとする。
【００３８】本実施形態では、この第１の加算工程を並
列に処理するため、演算速度は各NDの中で最も遅いNDの
速度により決定される。ここでは、演算速度は全て同じ
であるから１つのNDの演算速度で決定される。本実施形
態では、データ列が８ビットであるから８個のNDを用い
る。また、７個の８ビットデータ列加算を行う演算のた
め、NDへ入力される最大の入力数は７個となる。
列に処理するため、演算速度は各NDの中で最も遅いNDの
速度により決定される。ここでは、演算速度は全て同じ
であるから１つのNDの演算速度で決定される。本実施形
態では、データ列が８ビットであるから８個のNDを用い
る。また、７個の８ビットデータ列加算を行う演算のた
め、NDへ入力される最大の入力数は７個となる。
【００３９】通常の加算演算では、キャリーが発生する
ため、そのキャリー伝搬により演算速度が遅くなる。こ
れに対し、本実施形態では、一括加算を行いキャリーの
無い加算演算を並列処理で行うことに特徴があり、高速
化が可能となる。本実施形態では、全て８ビットのデー
タ列７個を加算する例を示したが、これに限定されず、
複数個の多ビットデータのビット数が各々異なっていて
も構わない。
ため、そのキャリー伝搬により演算速度が遅くなる。こ
れに対し、本実施形態では、一括加算を行いキャリーの
無い加算演算を並列処理で行うことに特徴があり、高速
化が可能となる。本実施形態では、全て８ビットのデー
タ列７個を加算する例を示したが、これに限定されず、
複数個の多ビットデータのビット数が各々異なっていて
も構わない。
【００４０】次いで、バイナリーモードで表わされた８
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
【００４１】上記NDについて説明する。まず、図２にA,
B,C,D,E の５入力多数決論理回路(majority logic circ
uit)の回路図を示す。５入力多数決論理回路とは、５入
力中３入力以上がHighの場合に出力としてHighが出る論
理である。ブール代数(Boolean Algebra) 表現では、A
(B+C)(D+E)+C(B+E)(A+D)+E(A+B)(C+D) となり、AND21と
OR22で構成されるCMOS回路で容易に形成できる。ここで
は５入力であるが、一般のn 入力に拡張できるのはいう
までもない。
B,C,D,E の５入力多数決論理回路(majority logic circ
uit)の回路図を示す。５入力多数決論理回路とは、５入
力中３入力以上がHighの場合に出力としてHighが出る論
理である。ブール代数(Boolean Algebra) 表現では、A
(B+C)(D+E)+C(B+E)(A+D)+E(A+B)(C+D) となり、AND21と
OR22で構成されるCMOS回路で容易に形成できる。ここで
は５入力であるが、一般のn 入力に拡張できるのはいう
までもない。
【００４２】図３の(a) は、５入力多数決論理回路31を
複数用いて、 mビット中 nビットが真か否かを判定する
回路である。ここで、出力Fi(X1....X7)は、入力の数が
i 個以上のときHighを出力することを示す。
複数用いて、 mビット中 nビットが真か否かを判定する
回路である。ここで、出力Fi(X1....X7)は、入力の数が
i 個以上のときHighを出力することを示す。
【００４３】さらに図３の(b) は、図３の(a) に相当す
るアレイ32の出力に、３ビット２進数のバイナリーコー
ドにするための２進化回路33を接続し、NDとして機能す
る回路を示している。ここでは出力例として、７ビット
中５ビットが真である場合を示している。NDの１例とし
て、ここではCMOS回路を使ったNDについて説明したが、
これに限定されるものではなく、前述したNDの機能を持
っている回路であればよい。
るアレイ32の出力に、３ビット２進数のバイナリーコー
ドにするための２進化回路33を接続し、NDとして機能す
る回路を示している。ここでは出力例として、７ビット
中５ビットが真である場合を示している。NDの１例とし
て、ここではCMOS回路を使ったNDについて説明したが、
これに限定されるものではなく、前述したNDの機能を持
っている回路であればよい。
【００４４】（実施形態２）本実施形態では、実施形態
１の加算を更に高速化するために、第２の加算工程を高
速化した例を示す。
１の加算を更に高速化するために、第２の加算工程を高
速化した例を示す。
【００４５】図４は、本実施形態の加算器の構成を示し
ている。同図に示すように、第１実施形態でNDから得ら
れた各３ビットの出力データのうち、桁が重ならない加
算結果をまとめて１つの10ビットデータ列とすることが
できる。以上のことを図４の例で説明する。
ている。同図に示すように、第１実施形態でNDから得ら
れた各３ビットの出力データのうち、桁が重ならない加
算結果をまとめて１つの10ビットデータ列とすることが
できる。以上のことを図４の例で説明する。
【００４６】同図において、楕円の枠で囲まれた桁の３
ビット出力データは、お互いに重なる桁が存在しないた
め、まとめて10ビットデータ列A とすることができる。
（加算結果３つをまとめても値の存在しない桁がある
が、そこは０とする。この例では1 桁目は０である。）
この処理はアルゴリズム上は１つのステップであるが、
回路内の処理としては配線を引き回しているのみで、演
算は全く行っていない点が重要である。
ビット出力データは、お互いに重なる桁が存在しないた
め、まとめて10ビットデータ列A とすることができる。
（加算結果３つをまとめても値の存在しない桁がある
が、そこは０とする。この例では1 桁目は０である。）
この処理はアルゴリズム上は１つのステップであるが、
回路内の処理としては配線を引き回しているのみで、演
算は全く行っていない点が重要である。
【００４７】このステップで、8 個の加算結果を3 個の
10ビットデータ列と変換することができる。遅延時間
は、他のステップに比べて無視できるほど小さい。最後
に3 個の10ビットデータ列を加算すれば最終的な演算結
果が得られる。図４の例では3個の10ビットデータであ
るから、図５に示すように、わずか２段の全加算器通過
で最終加算結果が求められ、複数の多ビットデータを高
速に加算演算が行える。
10ビットデータ列と変換することができる。遅延時間
は、他のステップに比べて無視できるほど小さい。最後
に3 個の10ビットデータ列を加算すれば最終的な演算結
果が得られる。図４の例では3個の10ビットデータであ
るから、図５に示すように、わずか２段の全加算器通過
で最終加算結果が求められ、複数の多ビットデータを高
速に加算演算が行える。
【００４８】最大n ビットデータ列をm 個加算する一般
的な場合に拡張して説明する。n 個のNDから出力される
加算結果は、最大〔Log2m〕 ビットであり、最大でも
〔Log2m〕 個の（n+〔Log2m〕 ）ビットデータ列へ変換
することができる。最後に〔Log2m〕 個の（n+〔Log
2m〕 ）ビットデータ列を加算すれば最終的な演算結果
が得られる。全加算器通過段数は、
的な場合に拡張して説明する。n 個のNDから出力される
加算結果は、最大〔Log2m〕 ビットであり、最大でも
〔Log2m〕 個の（n+〔Log2m〕 ）ビットデータ列へ変換
することができる。最後に〔Log2m〕 個の（n+〔Log
2m〕 ）ビットデータ列を加算すれば最終的な演算結果
が得られる。全加算器通過段数は、
【００４９】
【外４】 で表わせる。ここで、
【００５０】
【外５】 は Z≧a となる最小の整数 Zを表わすとする。上式よ
り、多ビットデータの数が増大しても全加算器通過段数
は低く抑えられることがわかる。
り、多ビットデータの数が増大しても全加算器通過段数
は低く抑えられることがわかる。
【００５１】（実施形態３）本実施形態では、多ビット
データ同士の乗算について説明する。以下、 8×8ビッ
ト乗算器を例にとって説明するが、これは、一般の m×
n ビットの乗算に拡張できる。
データ同士の乗算について説明する。以下、 8×8ビッ
ト乗算器を例にとって説明するが、これは、一般の m×
n ビットの乗算に拡張できる。
【００５２】被乗数をX(X7 X6 X5 X4 X3 X2 X1 X0)、乗
数をY(Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0)として、 X×Y= Qとす
る。X,Y ともども最大値は１０進数では28-1であるか
ら、Q<(28-1)2<216-1 であり、Q は最大 16 ビットで表
わせる。 m×n ビットでは、Q<(2m-1)(2n-1)<2m+n-1 で
あり、Q は最大m+n ビットである。
数をY(Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0)として、 X×Y= Qとす
る。X,Y ともども最大値は１０進数では28-1であるか
ら、Q<(28-1)2<216-1 であり、Q は最大 16 ビットで表
わせる。 m×n ビットでは、Q<(2m-1)(2n-1)<2m+n-1 で
あり、Q は最大m+n ビットである。
【００５３】まず、図６に示すように、 X×Yjという部
分積を生成する。通常の CMOS 乗算器の様に、被乗数で
あるX の各ビットXiと乗数であるYjとの ANDをとって部
分積を求めても構わないが、ここでは、図７に示すよう
に、ゲート電極を共通化した単なるnMOSトランジスタを
用い簡素化した。１例としてnMOSトランジスタを用いて
いるが、その他のトランスミッションゲートMOS トラン
ジスタ等でも構わないのはいうまでもない。
分積を生成する。通常の CMOS 乗算器の様に、被乗数で
あるX の各ビットXiと乗数であるYjとの ANDをとって部
分積を求めても構わないが、ここでは、図７に示すよう
に、ゲート電極を共通化した単なるnMOSトランジスタを
用い簡素化した。１例としてnMOSトランジスタを用いて
いるが、その他のトランスミッションゲートMOS トラン
ジスタ等でも構わないのはいうまでもない。
【００５４】初期状態ではXi=Low(0),Yj=high(1)とし、
出力は全て0 としておくと良い。そしてYjをLow 状態に
した後に、Xiを入力する。演算時はこの状態でYjにhigh
(1)もしくはLow(0)を入力する。即ちYjがhighの時はゲ
ート電極にhigh信号が入力され、nMOSトランジスタがオ
ン状態になり、 X×Yj = (X7Yj, X6Yj, X5Yj, X4Yj, X3Yj, X2Yj, X1Yj,
X0Yj) = X(X7, X6, X5, X4, X3, X2, X1, X0) なる8 ビットデータ列が生成される。YjがLow(0)の時は
ゲート電極にLow 信号が入力されるため、nMOSトランジ
スタはオフ状態になり、初期状態のまま８ビットデータ
列(0、0、0、0、0、0、0、0が生成される。これにより、通常の
AND回路より小さい回路規模で X×Y のAND を形成する
ことができるが、通常のAND 回路を用いてもよい。
出力は全て0 としておくと良い。そしてYjをLow 状態に
した後に、Xiを入力する。演算時はこの状態でYjにhigh
(1)もしくはLow(0)を入力する。即ちYjがhighの時はゲ
ート電極にhigh信号が入力され、nMOSトランジスタがオ
ン状態になり、 X×Yj = (X7Yj, X6Yj, X5Yj, X4Yj, X3Yj, X2Yj, X1Yj,
X0Yj) = X(X7, X6, X5, X4, X3, X2, X1, X0) なる8 ビットデータ列が生成される。YjがLow(0)の時は
ゲート電極にLow 信号が入力されるため、nMOSトランジ
スタはオフ状態になり、初期状態のまま８ビットデータ
列(0、0、0、0、0、0、0、0が生成される。これにより、通常の
AND回路より小さい回路規模で X×Y のAND を形成する
ことができるが、通常のAND 回路を用いてもよい。
【００５５】次いで、図６で示された部分積の各桁の和
をそれぞれ桁ごとにNDにより一括加算する。この加算工
程は並列で処理するため、高速演算に適しているのが特
徴である。 m×n ビットの乗算回路では（m+n-1)個のND
を用いる。NDへ入力される最大の入力数はMin(m,n)とな
る。図６に示すように 8×8 ビット乗算器の例では、こ
のNDを15個用いる。最大の入力数は8 である（X7Y0+X6Y
1+X5Y2+X4Y3+X3Y4+X2Y5+X1Y6+X0Y7 なる演算を行ってい
るところ）。
をそれぞれ桁ごとにNDにより一括加算する。この加算工
程は並列で処理するため、高速演算に適しているのが特
徴である。 m×n ビットの乗算回路では（m+n-1)個のND
を用いる。NDへ入力される最大の入力数はMin(m,n)とな
る。図６に示すように 8×8 ビット乗算器の例では、こ
のNDを15個用いる。最大の入力数は8 である（X7Y0+X6Y
1+X5Y2+X4Y3+X3Y4+X2Y5+X1Y6+X0Y7 なる演算を行ってい
るところ）。
【００５６】ただし、これは、１入力１出力という、そ
のまま配線を延ばせば済むところもNDを用いた場合の数
であり、それを除くと（m+n-3 ）個のNDを用いる。さら
に2入力2 出力のHAですむところを除き（HAもNDの一種
であるがここでは区別する）、3 入力以上の場合にのみ
NDを用いることにすると（m+n-5 ）個のNDで良い。
のまま配線を延ばせば済むところもNDを用いた場合の数
であり、それを除くと（m+n-3 ）個のNDを用いる。さら
に2入力2 出力のHAですむところを除き（HAもNDの一種
であるがここでは区別する）、3 入力以上の場合にのみ
NDを用いることにすると（m+n-5 ）個のNDで良い。
【００５７】通常、３入力以上であると加算演算も複雑
になり、特にキャリーが発生するためその伝搬により演
算速度が遅くなる。本実施形態は一括加算を行いキャリ
ーの無い演算を行うことに特徴があり、高速化が可能と
なる。図８は図６をブロック図で示した。簡単化のため
部分積形成部は入力部として省略している。部分積形成
部はＡＮＤでもよい。ここではNDを１つの箱で表してい
る。
になり、特にキャリーが発生するためその伝搬により演
算速度が遅くなる。本実施形態は一括加算を行いキャリ
ーの無い演算を行うことに特徴があり、高速化が可能と
なる。図８は図６をブロック図で示した。簡単化のため
部分積形成部は入力部として省略している。部分積形成
部はＡＮＤでもよい。ここではNDを１つの箱で表してい
る。
【００５８】次いで、バイナリーモードで表わされた(m
+n-1) 個の加算結果を全て加算する第２の加算工程を行
うことにより、所望の乗算結果Q が高速に得られる。
+n-1) 個の加算結果を全て加算する第２の加算工程を行
うことにより、所望の乗算結果Q が高速に得られる。
【００５９】更に加算回数を減じるために、実施形態２
と同様に、次の演算方式を導入する。すなわち、それぞ
れ（m+n-1 ）個のNDから出力される加算結果は最大〔Lo
g2(Min(m,n))〕ビットであるので、最終的な乗算結果Q
の(m+n）ビットのうち、ほんの１部の桁しか各々使用し
ていない。図６の例ではNDからの出力は、最大４ビット
であり、一方最終的な乗算結果は16ビットである。従っ
て（m+n-1 ）個のNDから出力される加算結果のうち、桁
が重ならない加算結果をまとめて１つの（m+n）ビット
データ列とすることができる。
と同様に、次の演算方式を導入する。すなわち、それぞ
れ（m+n-1 ）個のNDから出力される加算結果は最大〔Lo
g2(Min(m,n))〕ビットであるので、最終的な乗算結果Q
の(m+n）ビットのうち、ほんの１部の桁しか各々使用し
ていない。図６の例ではNDからの出力は、最大４ビット
であり、一方最終的な乗算結果は16ビットである。従っ
て（m+n-1 ）個のNDから出力される加算結果のうち、桁
が重ならない加算結果をまとめて１つの（m+n）ビット
データ列とすることができる。
【００６０】以上のことを図６の例で説明する。楕円で
囲まれた桁のNDからの加算結果は、お互いに重なる桁が
存在しないため、まとめて16ビットデータ列B とするこ
とができる。（NDからの加算結果4 つをまとめている
が、それでも値が存在しない桁は０とする。この例では
２〜４桁及び8 、12、15、16桁は０である。）この処理
はアルゴリズム上は１つのステップであるが、回路内の
処理としては配線を引き回しているのみで演算は全く行
っていない点が重要である。
囲まれた桁のNDからの加算結果は、お互いに重なる桁が
存在しないため、まとめて16ビットデータ列B とするこ
とができる。（NDからの加算結果4 つをまとめている
が、それでも値が存在しない桁は０とする。この例では
２〜４桁及び8 、12、15、16桁は０である。）この処理
はアルゴリズム上は１つのステップであるが、回路内の
処理としては配線を引き回しているのみで演算は全く行
っていない点が重要である。
【００６１】このステップで、（m+n-1 ）個の加算結果
を、〔Log2(Min(m,n))〕個の（m+n）ビットデータ列と
変換することができる。遅延時間は、他のステップに比
べて無視できるほど小さい。最後に〔Log2(Min(m,n))〕
個の（m+n ）ビットデータ列を加算すれば、最終的な演
算結果が得られる。
を、〔Log2(Min(m,n))〕個の（m+n）ビットデータ列と
変換することができる。遅延時間は、他のステップに比
べて無視できるほど小さい。最後に〔Log2(Min(m,n))〕
個の（m+n ）ビットデータ列を加算すれば、最終的な演
算結果が得られる。
【００６２】図６、８の例では、４個の16ビットデータ
であるから、図９のように、わずか２段の全加算器通過
で最終積が求められる。一般に、全加算器通過段数は、
実施形態２と同一の記号を用いて、
であるから、図９のように、わずか２段の全加算器通過
で最終積が求められる。一般に、全加算器通過段数は、
実施形態２と同一の記号を用いて、
【００６３】
【外６】 で表わせる。
【００６４】図10は、横軸にMin(m,n)を、縦軸に全加算
器通過段数をとったグラフである。このグラフに示すよ
うに、m,n が大きくなっても、全加算器の通過段数は、
２度log をとるため、小さく抑えられている。即ち多ビ
ット化しても高速性が保たれる。
器通過段数をとったグラフである。このグラフに示すよ
うに、m,n が大きくなっても、全加算器の通過段数は、
２度log をとるため、小さく抑えられている。即ち多ビ
ット化しても高速性が保たれる。
【００６５】以上の演算方法のフローチャートを図11に
示す。
示す。
【００６６】先ず、ステップs111で、AND 回路もしくは
スイッチ等により、 X×Yjという部分積を生成する。次
に、ステップs112で、NDにより、生成された部分積 X×
Yjのそれぞれの桁同士を一括して、並列に加算する。続
いて、ステップs113で、ステップs112の加算結果のうち
で桁の重なりのない項をまとめて１つのデータとする。
但し、上述したように、このステップに対応する装置の
動作はなく、ND出力と後段の全加算器の入力との接続関
係によってなされるものである。最後にステップs114
で、ステップs113でまとめられたデータを全加算器によ
り加算する。
スイッチ等により、 X×Yjという部分積を生成する。次
に、ステップs112で、NDにより、生成された部分積 X×
Yjのそれぞれの桁同士を一括して、並列に加算する。続
いて、ステップs113で、ステップs112の加算結果のうち
で桁の重なりのない項をまとめて１つのデータとする。
但し、上述したように、このステップに対応する装置の
動作はなく、ND出力と後段の全加算器の入力との接続関
係によってなされるものである。最後にステップs114
で、ステップs113でまとめられたデータを全加算器によ
り加算する。
【００６７】次いで、今回使用したNDをはじめ、上記演
算方法を実行する実際の乗算回路について、図12を用い
て説明する。被乗数入力部71は被乗数X を入力する。乗
数入力部72は乗数Y を入力する。部分積生成部73は、AN
D 回路もしくは図７で示したようなスイッチ部等であ
り、部分積を生成する。前述したように、その他の構成
の回路で部分積を生成してもよい。ND74は、複数の多ビ
ットデータ（ここでは各部分積）の同じ桁を一括並列加
算を行う。
算方法を実行する実際の乗算回路について、図12を用い
て説明する。被乗数入力部71は被乗数X を入力する。乗
数入力部72は乗数Y を入力する。部分積生成部73は、AN
D 回路もしくは図７で示したようなスイッチ部等であ
り、部分積を生成する。前述したように、その他の構成
の回路で部分積を生成してもよい。ND74は、複数の多ビ
ットデータ（ここでは各部分積）の同じ桁を一括並列加
算を行う。
【００６８】図13は、７入力のNDを表した模式図であ
る。ここでは、実施形態１のものとは異なる構成のもの
を用いており、多数決論理回路ブロック131-A 、131-B
、131-C 、インバータ132 を有する。端子134 、135
にも、入力端子133 に入力される信号と同様の信号が入
力される。端子136 、137 、138 は、前段の多数決論理
回路ブロックからの出力信号を入力する端子であり、図
中、2C、4Cは、通常の入力端子に接続された容量をC と
したときに、入力端子136 、137 、138 に対応して接続
される容量値を示している。同図において、信号はそれ
ぞれ多数決論理回路ブロック131-A 、131-B 、131-C に
入力される。
る。ここでは、実施形態１のものとは異なる構成のもの
を用いており、多数決論理回路ブロック131-A 、131-B
、131-C 、インバータ132 を有する。端子134 、135
にも、入力端子133 に入力される信号と同様の信号が入
力される。端子136 、137 、138 は、前段の多数決論理
回路ブロックからの出力信号を入力する端子であり、図
中、2C、4Cは、通常の入力端子に接続された容量をC と
したときに、入力端子136 、137 、138 に対応して接続
される容量値を示している。同図において、信号はそれ
ぞれ多数決論理回路ブロック131-A 、131-B 、131-C に
入力される。
【００６９】例えば、７入力の多数決論理回路ブロック
131-A に入力されると、HIGH LEVELの数が過半数の場
合、つまり７入力中４入力以上がHIGH LEVELであった場
合、多数決論理回路ブロック131-A からはHIGH LEVELが
出力される。同様に、例えば１１入力の多数決論理回路
ブロックでは、６入力以上がHIGH LEVELであった場合、
１３入力の多数決論理回路ブロックでは、７入力以上が
HIGH LEVELであった場合に、それぞれHIGH LEVELが出力
される。７入力の多数決論理回路ブロックの出力値を入
力のHIGH LEVELの数ごとに示すと、表１のS3のようにな
る。
131-A に入力されると、HIGH LEVELの数が過半数の場
合、つまり７入力中４入力以上がHIGH LEVELであった場
合、多数決論理回路ブロック131-A からはHIGH LEVELが
出力される。同様に、例えば１１入力の多数決論理回路
ブロックでは、６入力以上がHIGH LEVELであった場合、
１３入力の多数決論理回路ブロックでは、７入力以上が
HIGH LEVELであった場合に、それぞれHIGH LEVELが出力
される。７入力の多数決論理回路ブロックの出力値を入
力のHIGH LEVELの数ごとに示すと、表１のS3のようにな
る。
【００７０】次に、図13に示すように、７入力の多数決
論理回路ブロック131-A の出力をインバータで極性反転
して、多数決論理回路ブロック131-B の重みづけ入力端
子136 に印加する。多数決論理回路ブロック131-B の回
路構成を図14に示す。同図において、キャパシタ212
は、他の入力端子経路に接続するキャパシタ202 のおよ
そ４倍の容量値を持つ。同回路は入力端子経路に接続す
るキャパシタ値を仮にCとすると、11個のC が共通接続
されそのうち４つのC に重み付け入力端子からの信号が
印加され他の７つの端子には131-A に入力されたものと
同じ信号が印加される構成の１１入力多数決論理回路で
ある。
論理回路ブロック131-A の出力をインバータで極性反転
して、多数決論理回路ブロック131-B の重みづけ入力端
子136 に印加する。多数決論理回路ブロック131-B の回
路構成を図14に示す。同図において、キャパシタ212
は、他の入力端子経路に接続するキャパシタ202 のおよ
そ４倍の容量値を持つ。同回路は入力端子経路に接続す
るキャパシタ値を仮にCとすると、11個のC が共通接続
されそのうち４つのC に重み付け入力端子からの信号が
印加され他の７つの端子には131-A に入力されたものと
同じ信号が印加される構成の１１入力多数決論理回路で
ある。
【００７１】例えば７入力中４入力以上がHIGH LEVELで
あった場合、先に述べたように重み付け入力端子にはLO
W LEVEL が印加される。さらに重み付け入力端子以外の
入力端子に加えられる信号のうち７入力中６入力以上が
HIGH LEVELであった場合、トータルとして１１入力多数
決論理回路は過半数であるとの判定を下しＨＩＧＨ Ｌ
ＥＶＥＬを出力する。７入力中４入力以上５入力以下の
場合は過半数に至らずＬＯＷ ＬＥＶＥＬを出力する。
一方、７入力中３入力以下がHIGH LEVELであった場合に
は重み付け入力端子にはHIGH LEVELが印加される。７入
力中２入力以上３入力以下がHIGH LEVELであった場合
は、4+2 または4+3 となり６以上であるので、過半数と
判定されてHIGH LEVELが出力される。１入力以下がHIGH
LEVELであった場合は、4+0 または4+1 となり５以下で
あるのでLOW LEVEL が出力される。
あった場合、先に述べたように重み付け入力端子にはLO
W LEVEL が印加される。さらに重み付け入力端子以外の
入力端子に加えられる信号のうち７入力中６入力以上が
HIGH LEVELであった場合、トータルとして１１入力多数
決論理回路は過半数であるとの判定を下しＨＩＧＨ Ｌ
ＥＶＥＬを出力する。７入力中４入力以上５入力以下の
場合は過半数に至らずＬＯＷ ＬＥＶＥＬを出力する。
一方、７入力中３入力以下がHIGH LEVELであった場合に
は重み付け入力端子にはHIGH LEVELが印加される。７入
力中２入力以上３入力以下がHIGH LEVELであった場合
は、4+2 または4+3 となり６以上であるので、過半数と
判定されてHIGH LEVELが出力される。１入力以下がHIGH
LEVELであった場合は、4+0 または4+1 となり５以下で
あるのでLOW LEVEL が出力される。
【００７２】多数決論理回路ブロック131-B の出力値を
入力のHIGH LEVELの数ごとに示すと、表１のS2のように
なる。多数決論理回路ブロック131-C についても４倍の
容量値、２倍の容量値を有する二つの重み付け端子に、
多数決論理回路131-A 、多数決論理回路131-B の出力の
反転信号を印加して動作させることにより、表１のS1に
示したような出力が得られる。
入力のHIGH LEVELの数ごとに示すと、表１のS2のように
なる。多数決論理回路ブロック131-C についても４倍の
容量値、２倍の容量値を有する二つの重み付け端子に、
多数決論理回路131-A 、多数決論理回路131-B の出力の
反転信号を印加して動作させることにより、表１のS1に
示したような出力が得られる。
【００７３】本回路構成により、表１に示したように複
数入力のうちハイレベル入力の数を３桁の２進数に変換
して出力することができる。
数入力のうちハイレベル入力の数を３桁の２進数に変換
して出力することができる。
【００７４】図15に多数決論理回路ブロックの模式回路
図を示す。この多数決論理回路ブロックは、リセットス
イッチ201 、キャパシタ202 、信号転送スイッチ203 、
センスアンプ205 、センスアンプ内のインバータ206 、
センスアンプ内の第二のインバータ204 、インバータ20
6 をリセットするための第２のリセットスイッチ207、
リセット電源208 、第二のリセット電源210 、出力端子
211 、キャパシタ 202の共通接続された一端につく寄生
容量209 を備える。図15は、これを模式的に表わしたも
のであるがこれに限るものではない。
図を示す。この多数決論理回路ブロックは、リセットス
イッチ201 、キャパシタ202 、信号転送スイッチ203 、
センスアンプ205 、センスアンプ内のインバータ206 、
センスアンプ内の第二のインバータ204 、インバータ20
6 をリセットするための第２のリセットスイッチ207、
リセット電源208 、第二のリセット電源210 、出力端子
211 、キャパシタ 202の共通接続された一端につく寄生
容量209 を備える。図15は、これを模式的に表わしたも
のであるがこれに限るものではない。
【００７５】図16は、図15の回路の動作タイミング説明
図である。同図を用いてその動作を説明すると、まずリ
セットパルスφRES により、キャパシタ202 の一端をリ
セットする。リセット電圧は、例えば電源電圧が5V系で
あった場合、そのほぼ半分の2.5Vを用いる。リセット電
圧はこれに限るものではなく、他の電圧でも良い。この
時ほぼ同時に、センスアンプ内のインバータ206 の入力
端を、リセットスイッチ207 を導通させることによりリ
セットする。この時リセット電圧は、インバータの出力
が反転する論理反転電圧近傍の値が選ばれる。リセット
パルスφRES をOFF すると、キャパシタ 202の両端はそ
れぞれのリセット電位に保持される。
図である。同図を用いてその動作を説明すると、まずリ
セットパルスφRES により、キャパシタ202 の一端をリ
セットする。リセット電圧は、例えば電源電圧が5V系で
あった場合、そのほぼ半分の2.5Vを用いる。リセット電
圧はこれに限るものではなく、他の電圧でも良い。この
時ほぼ同時に、センスアンプ内のインバータ206 の入力
端を、リセットスイッチ207 を導通させることによりリ
セットする。この時リセット電圧は、インバータの出力
が反転する論理反転電圧近傍の値が選ばれる。リセット
パルスφRES をOFF すると、キャパシタ 202の両端はそ
れぞれのリセット電位に保持される。
【００７６】次に転送パルスφT により転送スイッチ20
3 が導通すると、信号がキャパシタ202の一端に転送さ
れ、キャパシタの一端の電位は、例えば2.5Vのリセット
電圧から、LOW LEVEL に相当する0V、もしくはHIGH LEV
ELに相当する5Vに変化する。ここでキャパシタ 202の容
量をC 、寄生容量の容量値をCoとし、キャパシタ 202が
N 個並列に接続されていると仮定すると、キャパシタ20
2 の共通接続された一端は、一個の入力に対して、容量
分割により、インバータの論理反転電圧近傍から±〔2.
5C/(C0+CN)〕×|V| だけ変化する。
3 が導通すると、信号がキャパシタ202の一端に転送さ
れ、キャパシタの一端の電位は、例えば2.5Vのリセット
電圧から、LOW LEVEL に相当する0V、もしくはHIGH LEV
ELに相当する5Vに変化する。ここでキャパシタ 202の容
量をC 、寄生容量の容量値をCoとし、キャパシタ 202が
N 個並列に接続されていると仮定すると、キャパシタ20
2 の共通接続された一端は、一個の入力に対して、容量
分割により、インバータの論理反転電圧近傍から±〔2.
5C/(C0+CN)〕×|V| だけ変化する。
【００７７】インバータ 206の入力端電圧が論理反転電
圧から変化すると、インバータ 206の出力端電圧はそれ
に応じて反転する。N 個の入力にそれぞれ信号が入力さ
れると、インバータ 206の入力端には容量分割出力のN
個の和が入力される。結局、N 個の入力のうちHIGH LEV
ELの信号数が過半数であれば、インバータ 206の入力端
は論理反転電圧より高電位にシフトして、センスアンプ
の出力端211 にはHIGHLEVELが出力される。一方、LOW L
EVEL の信号数が過半数であれば、LOW LEVELが出力され
る。以上の様に構成することで、図15の回路は、複数入
力のうち過半数を占める論理値を出力する多数決論理回
路として機能する。
圧から変化すると、インバータ 206の出力端電圧はそれ
に応じて反転する。N 個の入力にそれぞれ信号が入力さ
れると、インバータ 206の入力端には容量分割出力のN
個の和が入力される。結局、N 個の入力のうちHIGH LEV
ELの信号数が過半数であれば、インバータ 206の入力端
は論理反転電圧より高電位にシフトして、センスアンプ
の出力端211 にはHIGHLEVELが出力される。一方、LOW L
EVEL の信号数が過半数であれば、LOW LEVELが出力され
る。以上の様に構成することで、図15の回路は、複数入
力のうち過半数を占める論理値を出力する多数決論理回
路として機能する。
【００７８】図13では、一例として７入力のNDを示して
いるが、もちろんこれに限るものではなく、さらに多入
力に容易に拡張できる。また多数決論理回路と多数決論
理回路の間にラッチ回路等をいれてパイプライン処理を
行ない、更に高速化する構成をとることも自由にでき
る。
いるが、もちろんこれに限るものではなく、さらに多入
力に容易に拡張できる。また多数決論理回路と多数決論
理回路の間にラッチ回路等をいれてパイプライン処理を
行ない、更に高速化する構成をとることも自由にでき
る。
【００７９】NDが必要とする多数決論理回路ブロックの
数は、NDへの入力数n に対して〔Log2n〕 で表わせる。
一方、NDへの入力数はm ×n ビットの乗算器では、1 か
らMin(m,n)までの値をとるが、演算時間は、明らかに入
力数が最大となるMin(m,n)入力のNDが最も長い。これ
は、多数決論理回路の段数が入力数n に対して〔Log
2n〕 で増加していくからである。しかしながら、ビッ
ト数が増えてもこの段数はLog 関数で増加するため、大
きくは増大しないのは明らかである。
数は、NDへの入力数n に対して〔Log2n〕 で表わせる。
一方、NDへの入力数はm ×n ビットの乗算器では、1 か
らMin(m,n)までの値をとるが、演算時間は、明らかに入
力数が最大となるMin(m,n)入力のNDが最も長い。これ
は、多数決論理回路の段数が入力数n に対して〔Log
2n〕 で増加していくからである。しかしながら、ビッ
ト数が増えてもこの段数はLog 関数で増加するため、大
きくは増大しないのは明らかである。
【００８０】並列演算であるので、入力数最大であるMi
n(m,n)入力のNDの演算速度で、複数のND74での演算が終
了する。早めに演算が終了するNDについては、ラッチ回
路78等を設けて、タイミングを揃えると好ましいが、特
にそれに限定されない。
n(m,n)入力のNDの演算速度で、複数のND74での演算が終
了する。早めに演算が終了するNDについては、ラッチ回
路78等を設けて、タイミングを揃えると好ましいが、特
にそれに限定されない。
【００８１】このようにNDを構成すると、並列演算であ
るので高速で、且つ素子数も少なく低消費電力化が可能
なNDが形成でき、前述の実施形態の演算方法の特性を、
大きく改善することができる。
るので高速で、且つ素子数も少なく低消費電力化が可能
なNDが形成でき、前述の実施形態の演算方法の特性を、
大きく改善することができる。
【００８２】次に、アルゴリズム上では、複数のNDから
出力されたデータを１つのデータ列にまとめるステップ
があるが、回路的には特に何も処理しないのは既に述べ
たとおりであり、図12には、特にこのステップに対応す
る回路は存在しない。全加算器75、76、77は、図６で示
した 8×8 ビットの乗算の例では、16ビット以下の加算
器となる。この図12では、 8×8 ビットの乗算器なの
で、３つの加算器が必要であり、段数は２段である。こ
こでは、加算器として通常のCLA(Carry Look Ahead) 型
の全加算器を用いたが、これに限定されないことは言う
までもない。
出力されたデータを１つのデータ列にまとめるステップ
があるが、回路的には特に何も処理しないのは既に述べ
たとおりであり、図12には、特にこのステップに対応す
る回路は存在しない。全加算器75、76、77は、図６で示
した 8×8 ビットの乗算の例では、16ビット以下の加算
器となる。この図12では、 8×8 ビットの乗算器なの
で、３つの加算器が必要であり、段数は２段である。こ
こでは、加算器として通常のCLA(Carry Look Ahead) 型
の全加算器を用いたが、これに限定されないことは言う
までもない。
【００８３】また、ここでは、加算器と加算器の間にラ
ッチ回路79を設けて、２段目の加算器が演算している間
に初段の加算器にも演算を行わせる、いわゆるパイプラ
イン方式をとって高速化しているが、この方式に限定さ
れるものではない。演算結果出力部80は、演算結果を、
ここでは 8×8 ビットの乗算の例であるので、16ビット
で出力する。
ッチ回路79を設けて、２段目の加算器が演算している間
に初段の加算器にも演算を行わせる、いわゆるパイプラ
イン方式をとって高速化しているが、この方式に限定さ
れるものではない。演算結果出力部80は、演算結果を、
ここでは 8×8 ビットの乗算の例であるので、16ビット
で出力する。
【００８４】以上のように乗算回路を構成することで、
素子数が少なく、消費電力が少ない、且つ並列演算のた
め高速な乗算器が形成できる。
素子数が少なく、消費電力が少ない、且つ並列演算のた
め高速な乗算器が形成できる。
【００８５】（実施形態４）実施形態１−３の並列一括
加算を行うND部の他の構成について説明する。
加算を行うND部の他の構成について説明する。
【００８６】図17に、本実施形態に用いるNDの模式図を
示し、並列演算回路ブロック401 、ラッチ回路12を有す
る。図18に並列演算回路ブロック401 の回路図を示す。
同図において端子501 、502 、503 は第１、第２、第３
の重み付け入力端子である。各端子には他の入力端子経
路に接続するキャパシタ2 のおよそ１倍、２倍、３倍の
容量値を持ったキャパシタが設けられている。本実施形
態の動作タイミング図を図19に示す。並列演算回路ブロ
ック401 は、パルスφRES 、φT によって動作する。ラ
ッチ回路12は、パルスφPHによって動作する。
示し、並列演算回路ブロック401 、ラッチ回路12を有す
る。図18に並列演算回路ブロック401 の回路図を示す。
同図において端子501 、502 、503 は第１、第２、第３
の重み付け入力端子である。各端子には他の入力端子経
路に接続するキャパシタ2 のおよそ１倍、２倍、３倍の
容量値を持ったキャパシタが設けられている。本実施形
態の動作タイミング図を図19に示す。並列演算回路ブロ
ック401 は、パルスφRES 、φT によって動作する。ラ
ッチ回路12は、パルスφPHによって動作する。
【００８７】初めに、図18を用いて基本動作を説明する
と、まず、入力信号がラッチ回路12-Aにラッチされる。
この時パルスφSET により、重み付け端子501 、502 に
はLOW LEVEL に相当する0Vが、503 にはHIGH LEVELに相
当する5Vが印加される。次にリセットパルスφRES によ
って、キャパシタ202 の両端の電圧は、それぞれのリセ
ット電圧にリセットされる。
と、まず、入力信号がラッチ回路12-Aにラッチされる。
この時パルスφSET により、重み付け端子501 、502 に
はLOW LEVEL に相当する0Vが、503 にはHIGH LEVELに相
当する5Vが印加される。次にリセットパルスφRES によ
って、キャパシタ202 の両端の電圧は、それぞれのリセ
ット電圧にリセットされる。
【００８８】次に、転送パルスφT により転送スイッチ
203 が導通すると、信号がキャパシタ 202の１端に転送
され、キャパシタの１端の電位は例えばLOW LEVEL 、も
しくはHIGH LEVELに変化する。キャパシタ 202の共通接
続された１端は入力に対して容量分割によって変化す
る。インバータ 206の入力端電圧が論理反転電圧から変
化すると、インバータ 206の出力端電圧はそれに応じて
反転する。N 個の入力にそれぞれ信号が入力されると、
インバータ 206の入力端には、容量分割出力のN個の和
が入力される。
203 が導通すると、信号がキャパシタ 202の１端に転送
され、キャパシタの１端の電位は例えばLOW LEVEL 、も
しくはHIGH LEVELに変化する。キャパシタ 202の共通接
続された１端は入力に対して容量分割によって変化す
る。インバータ 206の入力端電圧が論理反転電圧から変
化すると、インバータ 206の出力端電圧はそれに応じて
反転する。N 個の入力にそれぞれ信号が入力されると、
インバータ 206の入力端には、容量分割出力のN個の和
が入力される。
【００８９】本実施形態では、３倍の容量値を持つ重み
付け端子503 と、１倍および２倍の容量値を持つ重み付
け端子501 、502 とに、反対極性の信号が印加されるた
め、キャパシタ 2の共通接続された１端での電圧変化量
が、相互に打ち消される。重み付け入力端子以外の各入
力に設けられたキャパシタ 2は、ほぼ同じ容量値を有し
ているので、結局、N 個の入力のうち、HIGH LEVELの信
号数が過半数であれば、インバータ 206の入力端は、論
理反転電圧より高電位にシフトして、センスアンプの出
力端211 にはHIGH LEVELが出力される。一方、LOW LEVE
L の信号数が過半数であれば、LOW LEVEL が出力され
る。
付け端子503 と、１倍および２倍の容量値を持つ重み付
け端子501 、502 とに、反対極性の信号が印加されるた
め、キャパシタ 2の共通接続された１端での電圧変化量
が、相互に打ち消される。重み付け入力端子以外の各入
力に設けられたキャパシタ 2は、ほぼ同じ容量値を有し
ているので、結局、N 個の入力のうち、HIGH LEVELの信
号数が過半数であれば、インバータ 206の入力端は、論
理反転電圧より高電位にシフトして、センスアンプの出
力端211 にはHIGH LEVELが出力される。一方、LOW LEVE
L の信号数が過半数であれば、LOW LEVEL が出力され
る。
【００９０】以上の様に構成することで、図18の回路
は、複数入力のうち過半数を占める論理値を出力する多
数決論理回路として機能する。図17は、１例として７入
力のNDを示している。
は、複数入力のうち過半数を占める論理値を出力する多
数決論理回路として機能する。図17は、１例として７入
力のNDを示している。
【００９１】同図において、信号はそれぞれ多数決回路
ブロック401 に入力される。多数決論理回路ブロック40
1 は、入力端子経路に接続するキャパシタ値を仮にC と
すると、13個のC が共通接続され、そのうち３つのC に
重み付け入力端子からHIGH LEVELの信号が印加され、別
の３つのC に重み付け入力端子からLOW LEVEL の信号が
印加され、他の７つの端子には402 からの信号が印加さ
れる構成の、１3 入力多数決論理回路と見ることができ
る。
ブロック401 に入力される。多数決論理回路ブロック40
1 は、入力端子経路に接続するキャパシタ値を仮にC と
すると、13個のC が共通接続され、そのうち３つのC に
重み付け入力端子からHIGH LEVELの信号が印加され、別
の３つのC に重み付け入力端子からLOW LEVEL の信号が
印加され、他の７つの端子には402 からの信号が印加さ
れる構成の、１3 入力多数決論理回路と見ることができ
る。
【００９２】よって、入力値が入力されると、HIGH LEV
ELの数が過半数の場合、つまり、７入力中４入力以上が
HIGH LEVELであった場合、多数決論理回路ブロックから
HIGHLEVELが出力される。13入力の多数決論理回路ブロ
ックの出力値を入力のHIGH LEVELの数ごとに示すと、表
１のS3のようになる。次にパルスφLAT1、φLAT2によっ
て、出力信号はラッチ回路12にラッチされる。例えば、
７入力中４入力以上がHIGH LEVELであった場合、重み付
け入力端子501 にはHIGH LEVELが、502 、503にはLOW L
EVEL が、それぞれ印加される。
ELの数が過半数の場合、つまり、７入力中４入力以上が
HIGH LEVELであった場合、多数決論理回路ブロックから
HIGHLEVELが出力される。13入力の多数決論理回路ブロ
ックの出力値を入力のHIGH LEVELの数ごとに示すと、表
１のS3のようになる。次にパルスφLAT1、φLAT2によっ
て、出力信号はラッチ回路12にラッチされる。例えば、
７入力中４入力以上がHIGH LEVELであった場合、重み付
け入力端子501 にはHIGH LEVELが、502 、503にはLOW L
EVEL が、それぞれ印加される。
【００９３】更に、重み付け入力端子以外の入力端子に
加えられる信号において、７入力中６入力以上がHIGH L
EVELであった場合、トータルとして１３入力多数決論理
回路は過半数であるとの判定を下し、HIGH LEVELを出力
する。７入力中４入力以上５入力以下の場合は、過半数
に至らずLOW LEVEL を出力する。同様に、重み付け端子
に印加する信号を、出力信号の極性およびスイッチ403
の切り替えにより変えることで、表１に示すような出力
を得ることができる。
加えられる信号において、７入力中６入力以上がHIGH L
EVELであった場合、トータルとして１３入力多数決論理
回路は過半数であるとの判定を下し、HIGH LEVELを出力
する。７入力中４入力以上５入力以下の場合は、過半数
に至らずLOW LEVEL を出力する。同様に、重み付け端子
に印加する信号を、出力信号の極性およびスイッチ403
の切り替えにより変えることで、表１に示すような出力
を得ることができる。
【００９４】本回路構成により、表１に示すように、複
数入力のうちハイレベル信号の入力の数を、３桁の２進
数に変換して出力することが、非常に小規模な回路で、
かつ低消費電力できるものである。後は、実施形態３と
同様であるが、以上のように構成することで、素子数が
さらに少なく、小規模で消費電力が少なく、且つ並列演
算のために高速な半導体装置が形成できる。
数入力のうちハイレベル信号の入力の数を、３桁の２進
数に変換して出力することが、非常に小規模な回路で、
かつ低消費電力できるものである。後は、実施形態３と
同様であるが、以上のように構成することで、素子数が
さらに少なく、小規模で消費電力が少なく、且つ並列演
算のために高速な半導体装置が形成できる。
【００９５】（実施形態５）実施形態１−４の並列一括
加算を行うND部の他の構成について説明する。
加算を行うND部の他の構成について説明する。
【００９６】実施形態3 の15個のNDを複数個まとめてし
まい、演算を行う方式である。
まい、演算を行う方式である。
【００９７】図20に、 2×2 乗算器に用いる 2×2 多数
決論理回路を基にその例を示す。即ち、実施形態３の図
13の初段の多数決論理回路である。１桁目（20の桁であ
るx0y0）は単位容量Ｃに入力される。2 桁目（21の桁で
あるx1y0及びx0y1）の２つはそれぞれ２倍の容量２Ｃを
持つ端子に入力されるため、１入力で２カウントされる
ことになる。さらに3 桁目（22の桁であるx1y1）は22の
重み付けがなされ、１入力で４カウントされる。
決論理回路を基にその例を示す。即ち、実施形態３の図
13の初段の多数決論理回路である。１桁目（20の桁であ
るx0y0）は単位容量Ｃに入力される。2 桁目（21の桁で
あるx1y0及びx0y1）の２つはそれぞれ２倍の容量２Ｃを
持つ端子に入力されるため、１入力で２カウントされる
ことになる。さらに3 桁目（22の桁であるx1y1）は22の
重み付けがなされ、１入力で４カウントされる。
【００９８】後は実施形態1-4 と同様で、４入力である
が最高７までがバイナリーモードで出力されるNDとな
る。この重み付けを行うことにより、並列一括加算機能
が更に効率よく行える。
が最高７までがバイナリーモードで出力されるNDとな
る。この重み付けを行うことにより、並列一括加算機能
が更に効率よく行える。
【００９９】例えば実施形態3 の 8×8 ビットの乗算器
で言えば、図21に示すように、桁の重みが0,1,2,3 であ
る桁を加算するNDをND91１つにまとめ、同様に桁の重み
が(4,5,6),(7,8,9),(10,11,12,13,14)である領域をそれ
ぞれ１つにまとめることができる( 図中のND92-ND94
）。
で言えば、図21に示すように、桁の重みが0,1,2,3 であ
る桁を加算するNDをND91１つにまとめ、同様に桁の重み
が(4,5,6),(7,8,9),(10,11,12,13,14)である領域をそれ
ぞれ１つにまとめることができる( 図中のND92-ND94
）。
【０１００】図21のNDには、それぞれ何入力で何出力で
あるかが数字で示してあるが、最高で56入力をカウント
できるNDを用いればよい。それぞれ全て６ビットの出力
となる。その６ビットデータ列を桁の小さい順にA,B,C,
D とすると、実施形態３の図11のフローチャートにおけ
るステップS113である新たなデータ列を形成するステッ
プにおいて、A とC 、B とD を、それぞれ１つのデータ
列P,Q としてまとめることができる。
あるかが数字で示してあるが、最高で56入力をカウント
できるNDを用いればよい。それぞれ全て６ビットの出力
となる。その６ビットデータ列を桁の小さい順にA,B,C,
D とすると、実施形態３の図11のフローチャートにおけ
るステップS113である新たなデータ列を形成するステッ
プにおいて、A とC 、B とD を、それぞれ１つのデータ
列P,Q としてまとめることができる。
【０１０１】従って、加算演算はP+Q のみを行えばよ
い。すなわち、この実施形態では、並列一括加算をNDで
行うステップと、16ビット加算を１度だけ行うステップ
の２つのステップで、 8×8 ビットの乗算器演算が実行
される。
い。すなわち、この実施形態では、並列一括加算をNDで
行うステップと、16ビット加算を１度だけ行うステップ
の２つのステップで、 8×8 ビットの乗算器演算が実行
される。
【０１０２】後は実施形態3 もしくは実施形態4 と同様
であるが、以上のように乗算回路を構成することで、素
子数がさらに少なく、小規模で消費電力が少ない、且つ
並列演算であり、加算段数が少なくさらに高速な乗算器
が形成できる。
であるが、以上のように乗算回路を構成することで、素
子数がさらに少なく、小規模で消費電力が少ない、且つ
並列演算であり、加算段数が少なくさらに高速な乗算器
が形成できる。
【０１０３】本実施形態では、一般的な重み付けの例と
して、連続した桁をまとめる例で説明したが、特にこれ
に限定されるわけでなく、重み付けが連続でない場合や
（例えば20の桁と22の桁を合わせて入力する場合）、１
つの桁を分割してそれぞれ別のNDに異なる重み付けで入
力したりして（例えば28の桁を二つに分割して別のNDに
入力する等）、効率化を図ることも自由にできる。
して、連続した桁をまとめる例で説明したが、特にこれ
に限定されるわけでなく、重み付けが連続でない場合や
（例えば20の桁と22の桁を合わせて入力する場合）、１
つの桁を分割してそれぞれ別のNDに異なる重み付けで入
力したりして（例えば28の桁を二つに分割して別のNDに
入力する等）、効率化を図ることも自由にできる。
【０１０４】（実施形態６）実施形態３−５では、部分
積を並列加算するNDが１段あり、その後段に全加算器が
あるが、NDの後にさらにNDを接続してもよい。図22で32
×32ビット乗算器の例で説明する。32入力ND付近の図で
ある。32入力NDは7 ビット出力である。下位ビットは16
-31 入力NDまで6 ビット出力であって、この出力はNDに
よる演算結果としての部分積とみなすこともできる。
積を並列加算するNDが１段あり、その後段に全加算器が
あるが、NDの後にさらにNDを接続してもよい。図22で32
×32ビット乗算器の例で説明する。32入力ND付近の図で
ある。32入力NDは7 ビット出力である。下位ビットは16
-31 入力NDまで6 ビット出力であって、この出力はNDに
よる演算結果としての部分積とみなすこともできる。
【０１０５】従って、再びNDを用いて各々3 ビットの出
力とすることができる。ここまで来るとデータ列として
は、３つの64ビットデータＡ、Ｂ、Ｃとなり、全加算段
数としては高々２段でよい。加算器とNDの性能にもよる
が、特にビット数が多くなる場合には有効である。また
実施形態５で示したような重みづけNDと組み合せて使用
しても、何ら問題がない。
力とすることができる。ここまで来るとデータ列として
は、３つの64ビットデータＡ、Ｂ、Ｃとなり、全加算段
数としては高々２段でよい。加算器とNDの性能にもよる
が、特にビット数が多くなる場合には有効である。また
実施形態５で示したような重みづけNDと組み合せて使用
しても、何ら問題がない。
【０１０６】（実施形態７）図23に、本実施形態の乗算
器を示す。本実施形態では、実施形態３の図６におい
て、ND出力であるS73,S72,S71,S70 とS102,S101,S100を
先に加算する。実際はS73 をS102,S101,S100に加えれば
よく、単純な３ビット加算器でよい。
器を示す。本実施形態では、実施形態３の図６におい
て、ND出力であるS73,S72,S71,S70 とS102,S101,S100を
先に加算する。実際はS73 をS102,S101,S100に加えれば
よく、単純な３ビット加算器でよい。
【０１０７】このステップの結果として、実施形態３で
は４つの１６ビットデータ列が形成されていたものが、
本実施形態では、３つの１６ビットデータ列Ａ、Ｂ、Ｃ
が形成されることになり、実施形態３と比較すると、更
に素子数が軽減される。
は４つの１６ビットデータ列が形成されていたものが、
本実施形態では、３つの１６ビットデータ列Ａ、Ｂ、Ｃ
が形成されることになり、実施形態３と比較すると、更
に素子数が軽減される。
【０１０８】（実施形態８）実施形態８では、３個のデ
ータの乗算演算の演算方法を示す。簡単な例として、２
ビットデータで説明するが、多ビットで且つ各データの
ビット数が異なっていても同様に実現でき、また３個に
限ることなく、任意の複数個のデータに拡張できる。
ータの乗算演算の演算方法を示す。簡単な例として、２
ビットデータで説明するが、多ビットで且つ各データの
ビット数が異なっていても同様に実現でき、また３個に
限ることなく、任意の複数個のデータに拡張できる。
【０１０９】乗算数をA(a1 a0),B(b1 b0),C(c1 c0)とす
る。A ×B ×C を行うが、図24に示すように、Σaibjck
なる部分積が生じ、それらの和をとれば、乗算結果Q が
得られる。Σaibjckなる部分積形成には、これまでの実
施形態と同様に、それぞれのAND をとればよい。３個以
上のデータになってもこの部分積の演算速度は速く、並
列処理により部分積が形成できる。
る。A ×B ×C を行うが、図24に示すように、Σaibjck
なる部分積が生じ、それらの和をとれば、乗算結果Q が
得られる。Σaibjckなる部分積形成には、これまでの実
施形態と同様に、それぞれのAND をとればよい。３個以
上のデータになってもこの部分積の演算速度は速く、並
列処理により部分積が形成できる。
【０１１０】次いで、この部分積の同じ桁同士の一括加
算を行う。図24の例では、各同じ桁同士をそれぞれ一括
加算行っているが、これまでの実施形態で述べたよう
に、重みづけを行ったり、その他のステップを交えても
構わないことはいうまでもない。続いて図24では、楕円
で囲まれた桁の一括加算出力結果を、重なり桁が無いこ
とから１つのデータ列として、結局３個の７ビットデー
タ列とし、それらを足し合わせて３個の３ビットデータ
の乗算演算結果Q を得る。
算を行う。図24の例では、各同じ桁同士をそれぞれ一括
加算行っているが、これまでの実施形態で述べたよう
に、重みづけを行ったり、その他のステップを交えても
構わないことはいうまでもない。続いて図24では、楕円
で囲まれた桁の一括加算出力結果を、重なり桁が無いこ
とから１つのデータ列として、結局３個の７ビットデー
タ列とし、それらを足し合わせて３個の３ビットデータ
の乗算演算結果Q を得る。
【０１１１】詳細には、７ビットデータ列のうち、下２
桁(20,21の桁）は加算の必要が無く、それぞれS00,S10
がそのまま出力結果である。従って、２ステップ目の加
算工程は、３個の5 ビットデータ列を加算する工程とな
り、高速な演算が行える。
桁(20,21の桁）は加算の必要が無く、それぞれS00,S10
がそのまま出力結果である。従って、２ステップ目の加
算工程は、３個の5 ビットデータ列を加算する工程とな
り、高速な演算が行える。
【０１１２】このように、３個以上のデータ列の乗算に
おいても、本発明の演算方法は効果があり、高速な乗算
演算が、素子数も少なくその結果低消費電力化に対応で
き形成することができた。
おいても、本発明の演算方法は効果があり、高速な乗算
演算が、素子数も少なくその結果低消費電力化に対応で
き形成することができた。
【０１１３】（実施形態９）本実施形態では、少なくと
も１つの負数を含む複数の多ビットデータの加算方法に
ついて、７ビットデータ列６３個を加算する演算を例と
して説明する。
も１つの負数を含む複数の多ビットデータの加算方法に
ついて、７ビットデータ列６３個を加算する演算を例と
して説明する。
【０１１４】ここで、負の数は、２の補数で表現されて
いる。即ち、７bit の内の最上位ビット０は符号(sign)
を表し、０ならば正の数、１ならば負の数であり、デー
タ列Ｘ＝(X6X5X4X3X2X1X0)は
いる。即ち、７bit の内の最上位ビット０は符号(sign)
を表し、０ならば正の数、１ならば負の数であり、デー
タ列Ｘ＝(X6X5X4X3X2X1X0)は
【０１１５】
【外７】
【０１１６】図２５は、本実施形態を表す図である。こ
こでは、８ビットのデータ列を７個加算するために、ま
ず７個の８ビットデータ列をそれぞれ桁ごとに一括加算
する。この第１の加算は前述した実施形態と同様、ＮＤ
を用いて行なわれる。本実施形態では、データ列がフラ
グも含めて７ビットであるから７個のNDを用いる。
こでは、８ビットのデータ列を７個加算するために、ま
ず７個の８ビットデータ列をそれぞれ桁ごとに一括加算
する。この第１の加算は前述した実施形態と同様、ＮＤ
を用いて行なわれる。本実施形態では、データ列がフラ
グも含めて７ビットであるから７個のNDを用いる。
【０１１７】この加算工程は並列で処理するため、演算
速度は単体のND自体の速度で決定される。演算速度は全
て同じであるから１つのNDの演算速度で決定される。ま
た、ここでは６３個の７ビットデータ列を加算するた
め、NDへの最大の入力数は、６３個となる。
速度は単体のND自体の速度で決定される。演算速度は全
て同じであるから１つのNDの演算速度で決定される。ま
た、ここでは６３個の７ビットデータ列を加算するた
め、NDへの最大の入力数は、６３個となる。
【０１１８】通常の加算演算では、キャリーが発生する
ため、そのキャリー伝搬により演算速度が遅くなるのに
対し、本実施形態では、フラグも含めて一括加算を行い
キャリーの無い加算演算を並列処理で行うので、加算段
数を減じることができ、高速化が可能となる。本実施形
態では、全て７ビットのデータ列６３個を例として示し
たが、これに限定されることなく、少なくとも１つの負
数を含む複数個の多ビットデータのビット数が各々異な
っていても構わない。
ため、そのキャリー伝搬により演算速度が遅くなるのに
対し、本実施形態では、フラグも含めて一括加算を行い
キャリーの無い加算演算を並列処理で行うので、加算段
数を減じることができ、高速化が可能となる。本実施形
態では、全て７ビットのデータ列６３個を例として示し
たが、これに限定されることなく、少なくとも１つの負
数を含む複数個の多ビットデータのビット数が各々異な
っていても構わない。
【０１１９】次いでバイナリーモードで表わされた８個
の加算結果を全て加算する、第２の加算工程を行うこと
により所望の加算結果Q が高速に得られる。
の加算結果を全て加算する、第２の加算工程を行うこと
により所望の加算結果Q が高速に得られる。
【０１２０】ここで、正または負を示すフラグビットに
ついて説明する。
ついて説明する。
【０１２１】フラグビットが１の時、２の補数表現であ
るから、(-1)・26 を示す。従って、６３個のうち１の数
がｎ個ならば、数としては-n・26 を表す。最小値はｎが
６３の時で、その時、-63・26 = -(26-1)・26 となり、絶
対値において 212を越えない。そこで、この負の数を２
の補数として、１３ビット目をフラグとして用い、ｎの
２進表示を(SF5,SF4,SF3,SF2,SF1,SF0) 、その反転を(B
SF6,BSF5, …,BSF0)とすると、
るから、(-1)・26 を示す。従って、６３個のうち１の数
がｎ個ならば、数としては-n・26 を表す。最小値はｎが
６３の時で、その時、-63・26 = -(26-1)・26 となり、絶
対値において 212を越えない。そこで、この負の数を２
の補数として、１３ビット目をフラグとして用い、ｎの
２進表示を(SF5,SF4,SF3,SF2,SF1,SF0) 、その反転を(B
SF6,BSF5, …,BSF0)とすると、
【０１２２】
【外８】 Ａ−|F| = Ａ+ F （|F| + F = 0 , 13ビット目が 1+1
で０になり14ビット目はない）となるので、Ｆを加算す
ればよい。
で０になり14ビット目はない）となるので、Ｆを加算す
ればよい。
【０１２３】図２５では、operandsのフラグビットをND
で２進表示SFにし、その反転をとることで、 BSFを生成
する。更に、マイナスを表すフラグデータの２の補数表
示のための１を、７ビット目、１３ビット目に加えるこ
とにより、Ｆが形成できる。
で２進表示SFにし、その反転をとることで、 BSFを生成
する。更に、マイナスを表すフラグデータの２の補数表
示のための１を、７ビット目、１３ビット目に加えるこ
とにより、Ｆが形成できる。
【０１２４】次いで、バイナリーモードで表わされた７
個の加算結果を全て加算する第２の加算工程を行なうこ
とにより、所望の加算結果Q が高速に得られる。
個の加算結果を全て加算する第２の加算工程を行なうこ
とにより、所望の加算結果Q が高速に得られる。
【０１２５】フラグビットも数値を表すビットと同様に
扱えることは上記に示した通りであり、少なくとも１つ
の負数を含む６３個の７ビットデータが、NDを通すこと
により、７つの６ビットデータに変換される。フラグに
対しての２の補数変換のための７ビット目と１３ビット
目の１は、例えば、図２５の(b) に示すように、それぞ
れＳon、 BSFのデータ列に加えれば、演算を行なうこと
なくとり込むことができる。
扱えることは上記に示した通りであり、少なくとも１つ
の負数を含む６３個の７ビットデータが、NDを通すこと
により、７つの６ビットデータに変換される。フラグに
対しての２の補数変換のための７ビット目と１３ビット
目の１は、例えば、図２５の(b) に示すように、それぞ
れＳon、 BSFのデータ列に加えれば、演算を行なうこと
なくとり込むことができる。
【０１２６】この方法で１３ビット目をフラグとして用
いることができ、
いることができ、
【０１２７】
【外９】 上述の計算を数値的に記述すると、Ｘijが i個目のデー
タ列の (j+1)ビット目を表すとして、
タ列の (j+1)ビット目を表すとして、
【０１２８】
【外１０】 従って、 out≧0 の時は、上式より、
【０１２９】
【外１１】 すなわち、１３ビット目は１が加わり０となる。
【０１３０】一方、 out<0の時は、
【０１３１】
【外１２】 １３ビット目は１のままであり、負の数である。
【０１３２】一般化すると、ｍビット目がフラグビット
であり、ｎ個あるoperandsをNDを用いて加算（減算）演
算するには、 m+〔log2n〕目に１を立て、ｍビット目に
１を加える２の補数化を行なえば、フラグビット以外の
他の数値ビットと同等にフラグビットを扱え、演算が容
易に行なえる。
であり、ｎ個あるoperandsをNDを用いて加算（減算）演
算するには、 m+〔log2n〕目に１を立て、ｍビット目に
１を加える２の補数化を行なえば、フラグビット以外の
他の数値ビットと同等にフラグビットを扱え、演算が容
易に行なえる。
【０１３３】（実施形態１０）本実施形態では、実施形
態９の加算を更に高速化するために、第２の加算工程を
高速化した例を示す。
態９の加算を更に高速化するために、第２の加算工程を
高速化した例を示す。
【０１３４】図２６は、本実施形態の加算器の構成を示
している。同図はフラグ込みで８ビットのデータ７個を
加算する例であり、NDから得られた各３ビットの出力デ
ータのうち、桁が重ならない加算結果をまとめて１つの
11ビットデータ列とすることができる。以上のことを図
２６の例で説明する。フラグビットに関しては、実施形
態９で示したように、２の補数として考え、ＮＤの出力
をインバータを通している。更に１を加えるために、３
ビットの出力データと、0001で表されるデータとを全加
算器で加算するが、これに限るものではない。また、実
施形態９と同様、(a) で示されるＭＳＢの１が存在す
る。
している。同図はフラグ込みで８ビットのデータ７個を
加算する例であり、NDから得られた各３ビットの出力デ
ータのうち、桁が重ならない加算結果をまとめて１つの
11ビットデータ列とすることができる。以上のことを図
２６の例で説明する。フラグビットに関しては、実施形
態９で示したように、２の補数として考え、ＮＤの出力
をインバータを通している。更に１を加えるために、３
ビットの出力データと、0001で表されるデータとを全加
算器で加算するが、これに限るものではない。また、実
施形態９と同様、(a) で示されるＭＳＢの１が存在す
る。
【０１３５】同図において、楕円の枠で囲まれた桁の３
ビットもしくは４ビットの出力データは、お互いに重な
る桁が存在しないため、まとめて11ビットデータ列 Aと
することができる。（加算結果３つをまとめても値の存
在しない桁があるが、そこは０とする。この例では1 桁
目は０である。）この処理はアルゴリズム上は１つのス
テップであるが、回路内の処理としては配線を引き回し
ているのみで、演算は全く行っていない点が重要であ
る。
ビットもしくは４ビットの出力データは、お互いに重な
る桁が存在しないため、まとめて11ビットデータ列 Aと
することができる。（加算結果３つをまとめても値の存
在しない桁があるが、そこは０とする。この例では1 桁
目は０である。）この処理はアルゴリズム上は１つのス
テップであるが、回路内の処理としては配線を引き回し
ているのみで、演算は全く行っていない点が重要であ
る。
【０１３６】このステップで、8 個の加算結果を3 個の
11ビットデータ列と変換することができる。遅延時間
は、他のステップに比べて無視できるほど小さい。最後
に3 個の11ビットデータ列を加算すれば最終的な演算結
果が得られる。図26の例では3個の11ビットデータであ
るから、図５に示すように、わずか２段の全加算器通過
で最終加算結果が求められ、複数の多ビットデータを高
速に加算演算が行える。
11ビットデータ列と変換することができる。遅延時間
は、他のステップに比べて無視できるほど小さい。最後
に3 個の11ビットデータ列を加算すれば最終的な演算結
果が得られる。図26の例では3個の11ビットデータであ
るから、図５に示すように、わずか２段の全加算器通過
で最終加算結果が求められ、複数の多ビットデータを高
速に加算演算が行える。
【０１３７】最大n ビットデータ列をm 個加算する一般
的な場合に拡張して説明する。n 個のNDから出力される
加算結果は、最大〔Log2m〕 ビットであり、最大でも
〔Log2m〕 個の（n+〔Log2m〕-1)ビットデータ列へ変換
することができる。最後に〔Log2m〕 個の（n+〔Log
2m〕-1)ビットデータ列を加算すれば最終的な演算結果
が得られる。全加算器通過段数は、
的な場合に拡張して説明する。n 個のNDから出力される
加算結果は、最大〔Log2m〕 ビットであり、最大でも
〔Log2m〕 個の（n+〔Log2m〕-1)ビットデータ列へ変換
することができる。最後に〔Log2m〕 個の（n+〔Log
2m〕-1)ビットデータ列を加算すれば最終的な演算結果
が得られる。全加算器通過段数は、
【０１３８】
【外１３】 で表わせる。上式より、多ビットデータの数が増大して
も全加算器通過段数は低く抑えられることがわかる。
も全加算器通過段数は低く抑えられることがわかる。
【０１３９】また、フラグビットのところで小さな全加
算器を通しているが、これを１段とすると、
算器を通しているが、これを１段とすると、
【０１４０】
【外１４】 となる。一方、そこに全加算器を持たせずに、フラグビ
ットをｌとした時、ｌビットのみが１となるデータ列を
最後に加算すると考えると、データ列は 〔Log2m〕＋１
個あると考えられるので、全加算器通過段数は、
ットをｌとした時、ｌビットのみが１となるデータ列を
最後に加算すると考えると、データ列は 〔Log2m〕＋１
個あると考えられるので、全加算器通過段数は、
【０１４１】
【外１５】 で表せる。いずれにせよ、ビット数が増えても、全加算
器通過段数は低く抑えられることがわかる。
器通過段数は低く抑えられることがわかる。
【０１４２】（実施形態１１）本実施形態では、少なく
とも１つ以上の負数を含む複数の多ビットデータの加算
方法について、７ビットデータ列６３個を加算する演算
を例として説明する。
とも１つ以上の負数を含む複数の多ビットデータの加算
方法について、７ビットデータ列６３個を加算する演算
を例として説明する。
【０１４３】ここで、負の数は１の補数で表されてい
る。１の補数は、数値ビットに関して単に反転をとれば
よいため、前処理を簡素化しやすいというメリットがあ
る。
る。１の補数は、数値ビットに関して単に反転をとれば
よいため、前処理を簡素化しやすいというメリットがあ
る。
【０１４４】図２７は、本実施形態を表す図である。こ
こでは、７ビットのデータ列を６３個加算するために、
まず６３個の７ビットデータ列をそれぞれ桁ごとに一括
加算する。この加算は６３入力６出力のNDで行なう。
こでは、７ビットのデータ列を６３個加算するために、
まず６３個の７ビットデータ列をそれぞれ桁ごとに一括
加算する。この加算は６３入力６出力のNDで行なう。
【０１４５】本実施形態では、この加算工程を並列に処
理するため、演算速度は各NDの演算速度で決定される。
本実施形態では、データ列が７ビットであるから７個の
NDを用いる。また、６３個の７ビットデータ列加算を行
う演算のため、NDへ入力される入力数は６３個となる。
理するため、演算速度は各NDの演算速度で決定される。
本実施形態では、データ列が７ビットであるから７個の
NDを用いる。また、６３個の７ビットデータ列加算を行
う演算のため、NDへ入力される入力数は６３個となる。
【０１４６】通常の加算演算では、キャリーが発生する
ため、そのキャリー伝搬により演算速度が遅くなる。こ
れに対し、本実施形態では、一括加算を行いキャリーの
無い加算演算を並列に行うことに特徴があり、加算段数
が減じられ、高速化が可能となる。本実施形態では、全
て７ビットのデータ列６３個を加算する例を示したが、
これに限定されず、少なくとも１つ以上の負数を含む複
数個の多ビットデータのビット数が各々異なっていても
構わない。
ため、そのキャリー伝搬により演算速度が遅くなる。こ
れに対し、本実施形態では、一括加算を行いキャリーの
無い加算演算を並列に行うことに特徴があり、加算段数
が減じられ、高速化が可能となる。本実施形態では、全
て７ビットのデータ列６３個を加算する例を示したが、
これに限定されず、少なくとも１つ以上の負数を含む複
数個の多ビットデータのビット数が各々異なっていても
構わない。
【０１４７】次いで、バイナリーモードで表わされた８
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
【０１４８】なお、フラグビットに関しては、実施形態
９と同様であるが、１の補数を２の補数に変えるため
に、フラグの数（負のデータ列の数）だけ加算する必要
がある。それが(SF5,SF4,SF3,SF2,SF1,SF0) で表される
データで、図中(a) で示されている。これもNDよりの出
力であり、その反転をインバータで形成し、データ列BS
F を形成している。(b) はマイナスを示すフラグデータ
の１の補数表示のための１である。このNDとしては、図
１３あるいは図１７につき説明したものを利用できる。
９と同様であるが、１の補数を２の補数に変えるため
に、フラグの数（負のデータ列の数）だけ加算する必要
がある。それが(SF5,SF4,SF3,SF2,SF1,SF0) で表される
データで、図中(a) で示されている。これもNDよりの出
力であり、その反転をインバータで形成し、データ列BS
F を形成している。(b) はマイナスを示すフラグデータ
の１の補数表示のための１である。このNDとしては、図
１３あるいは図１７につき説明したものを利用できる。
【０１４９】（実施形態１２）本実施形態は、実施形態
１０の８個のNDを複数個まとめてしまい、演算を行なう
ものである。図２８に、Ｘ（X1X0で表す）＋Ｙ（Y1Y0で
表す）の２ビット加算器の例を、多数決論理回路をもと
に説明する。
１０の８個のNDを複数個まとめてしまい、演算を行なう
ものである。図２８に、Ｘ（X1X0で表す）＋Ｙ（Y1Y0で
表す）の２ビット加算器の例を、多数決論理回路をもと
に説明する。
【０１５０】１桁目X0、Y0は単位容量Ｃに入力される。
そして２桁目X1、Y1の２つは、各々２倍の容量２Ｃを持
つ端子に入力されるため、１入力で２カウントされる。
そして２桁目X1、Y1の２つは、各々２倍の容量２Ｃを持
つ端子に入力されるため、１入力で２カウントされる。
【０１５１】例えば実施形態１０の場合、図２９に示す
ように、桁の重みが０，１，２である桁を加算するNDを
１つのND９１にまとめ、同様に桁の重みが３，４，５で
ある領域を１つのND９２にまとめることができる。図２
９のNDには入力数および出力数が数字で示してあるが、
最高で２１入力を最大４９までカウントできるNDを用い
ればよい。それぞれ６ビットの出力となる。ND９１で
は、０桁目が単位容量Ｃに入力され、１桁目は２Ｃ、２
桁目は２2 ＝４Ｃに入力される。
ように、桁の重みが０，１，２である桁を加算するNDを
１つのND９１にまとめ、同様に桁の重みが３，４，５で
ある領域を１つのND９２にまとめることができる。図２
９のNDには入力数および出力数が数字で示してあるが、
最高で２１入力を最大４９までカウントできるNDを用い
ればよい。それぞれ６ビットの出力となる。ND９１で
は、０桁目が単位容量Ｃに入力され、１桁目は２Ｃ、２
桁目は２2 ＝４Ｃに入力される。
【０１５２】また、フラグビット（８ビット目）と数値
ビット（７ビット目、ＭＳＢ(mostsignificant bit)）
とを合わせることが可能である。図２９では、フラグビ
ットはインバータを通してND９３に入力する。前述の実
施形態では、ND通過後にインバータを通して反転させた
が、どちらでも構わない。但し本実施形態によれば、ND
の総容量は、(2n-1)Ｃ（ｎは整数）とする。
ビット（７ビット目、ＭＳＢ(mostsignificant bit)）
とを合わせることが可能である。図２９では、フラグビ
ットはインバータを通してND９３に入力する。前述の実
施形態では、ND通過後にインバータを通して反転させた
が、どちらでも構わない。但し本実施形態によれば、ND
の総容量は、(2n-1)Ｃ（ｎは整数）とする。
【０１５３】更に、２の補数用の(00010) を加え、重み
付けとして2Cの容量へ入力する。一方、数値ビットはＣ
の容量へ入力する。図２９に示すように、各出力と２の
補数用の１１ビット目の１を加え、データ列としては一
気に２つ減少させられるため、２つのデータ列を加算す
ればよい。重み付けを利用することにより、更に処理が
並列化され、高速化、必要な素子数やパワーの低減に寄
与する。
付けとして2Cの容量へ入力する。一方、数値ビットはＣ
の容量へ入力する。図２９に示すように、各出力と２の
補数用の１１ビット目の１を加え、データ列としては一
気に２つ減少させられるため、２つのデータ列を加算す
ればよい。重み付けを利用することにより、更に処理が
並列化され、高速化、必要な素子数やパワーの低減に寄
与する。
【０１５４】本実施形態では、一般的な重み付けの例と
して、連続した桁をまとめる例を中心に説明したが、こ
れに限定されることなく、重み付けが連続でない場合
（例えば、20の桁と22の桁とを合わせて入力する場
合）、１つの桁を分割してそれぞれ別のNDに異なる重み
付けで入力したりして、効率化を図ることも自由にでき
る。
して、連続した桁をまとめる例を中心に説明したが、こ
れに限定されることなく、重み付けが連続でない場合
（例えば、20の桁と22の桁とを合わせて入力する場
合）、１つの桁を分割してそれぞれ別のNDに異なる重み
付けで入力したりして、効率化を図ることも自由にでき
る。
【０１５５】（実施形態１３）本実施形態では、複数の
多ビットデータの加算方法について、８ビットデータ列
７個を加算する演算を例として説明する。
多ビットデータの加算方法について、８ビットデータ列
７個を加算する演算を例として説明する。
【０１５６】図３０は、本実施形態を表す図である。こ
こでは、８ビットのデータ列を７個加算するために、ま
ず７個の８ビットデータ列をそれぞれ桁ごとに一括加算
する。この加算はNDで実行する。
こでは、８ビットのデータ列を７個加算するために、ま
ず７個の８ビットデータ列をそれぞれ桁ごとに一括加算
する。この加算はNDで実行する。
【０１５７】第２実施形態と同様、この加算工程の演算
速度は１つのNDの演算速度で決定され、８個のNDを用
い、NDへ入力される最大の入力数は７個となる。また、
キャリーの無い加算演算を並列処理で行うことで高速化
が可能となり、複数個の多ビットデータのビット数が各
々異なっていても構わないのも上述実施形態と同様であ
る。次いで、バイナリーモードで表わされた８個の加算
結果を全て加算する第２の加算工程を行うことにより、
所望の加算結果Q が高速に得られる。
速度は１つのNDの演算速度で決定され、８個のNDを用
い、NDへ入力される最大の入力数は７個となる。また、
キャリーの無い加算演算を並列処理で行うことで高速化
が可能となり、複数個の多ビットデータのビット数が各
々異なっていても構わないのも上述実施形態と同様であ
る。次いで、バイナリーモードで表わされた８個の加算
結果を全て加算する第２の加算工程を行うことにより、
所望の加算結果Q が高速に得られる。
【０１５８】この加算工程を行なうにあたって、全てを
単純に足し合わせるのではなく、複数のデータを１つの
データにまとめあげることで、更に効率化を図ることが
できる。そのために、図３０で一括加算した結果のMSB
に注目すると、各々Si2(０≦ｉ≦７）であるが、どのデ
ータもお互いに重なることなく、データ列
単純に足し合わせるのではなく、複数のデータを１つの
データにまとめあげることで、更に効率化を図ることが
できる。そのために、図３０で一括加算した結果のMSB
に注目すると、各々Si2(０≦ｉ≦７）であるが、どのデ
ータもお互いに重なることなく、データ列
【０１５９】
【外１６】 と表せる。各々次の桁も、LSB (least significant bi
t) も同様に１つのデータ列となる。これらのデータ列
を形成するステップは演算を要さない。
t) も同様に１つのデータ列となる。これらのデータ列
を形成するステップは演算を要さない。
【０１６０】上述のステップを一般化する。３桁目であ
るI4(I=T,U,・・・,Z) を一括加算すると、S30,S31,S32 と
いう３つのデータが生じるが、各々桁としては、3+0,3+
1,3+2 である。ｍ桁目(m≦1)を一括加算すると、 m+n
(〔Log2(IN)〕 ≧n ≧0, IN はデータ数、ここではIN=7
であるから 2≧ n≧0)の桁にデータが生じる。m'（m'≠
m)桁目を一括加算すると、同様にm'+n桁目にデータが生
じる。 m+n≠m'+nであるから、これらのデータの桁は重
ならない。よって演算なしで１つのデータとすることが
できる。この効率化により、図３０の例では、３つのデ
ータＡ、Ｂ、Ｃにまとめることができる。この処理はア
ルゴリズム上は１つのステップであるが、回路内の処理
としては配線を引き回しているのみで、演算は全く行っ
ていないのは実施形態２と同様である。
るI4(I=T,U,・・・,Z) を一括加算すると、S30,S31,S32 と
いう３つのデータが生じるが、各々桁としては、3+0,3+
1,3+2 である。ｍ桁目(m≦1)を一括加算すると、 m+n
(〔Log2(IN)〕 ≧n ≧0, IN はデータ数、ここではIN=7
であるから 2≧ n≧0)の桁にデータが生じる。m'（m'≠
m)桁目を一括加算すると、同様にm'+n桁目にデータが生
じる。 m+n≠m'+nであるから、これらのデータの桁は重
ならない。よって演算なしで１つのデータとすることが
できる。この効率化により、図３０の例では、３つのデ
ータＡ、Ｂ、Ｃにまとめることができる。この処理はア
ルゴリズム上は１つのステップであるが、回路内の処理
としては配線を引き回しているのみで、演算は全く行っ
ていないのは実施形態２と同様である。
【０１６１】このステップで、8 個の加算結果を3 個の
８ビットデータ列と変換することができる。遅延時間
は、他のステップに比べて無視できるほど小さい。最後
に3 個の８ビットデータ列を加算すれば最終的な演算結
果が得られる。図30の例では3個の８ビットデータであ
るから、図５に示したような、わずか２段の全加算器通
過で最終加算結果が求められ、複数の多ビットデータが
高速に加算できる。
８ビットデータ列と変換することができる。遅延時間
は、他のステップに比べて無視できるほど小さい。最後
に3 個の８ビットデータ列を加算すれば最終的な演算結
果が得られる。図30の例では3個の８ビットデータであ
るから、図５に示したような、わずか２段の全加算器通
過で最終加算結果が求められ、複数の多ビットデータが
高速に加算できる。
【０１６２】最大n ビットデータ列をm 個加算する一般
的な場合に拡張して説明する。n 個のNDから出力される
加算結果は、最大〔Log2m〕 ビットであり、〔Log2m〕
個のデータ列へ変換することができる。最後に〔Log
2m〕 個のデータ列を加算すれば最終的な演算結果が得
られる。全加算器通過段数は、
的な場合に拡張して説明する。n 個のNDから出力される
加算結果は、最大〔Log2m〕 ビットであり、〔Log2m〕
個のデータ列へ変換することができる。最後に〔Log
2m〕 個のデータ列を加算すれば最終的な演算結果が得
られる。全加算器通過段数は、
【０１６３】
【外１７】 で表わせる。上式より、多ビットデータの数が増大して
も全加算器通過段数は低く抑えられることがわかる。な
お、この効率化は２つ以上のデータであれば適用できる
ことは明らかである。
も全加算器通過段数は低く抑えられることがわかる。な
お、この効率化は２つ以上のデータであれば適用できる
ことは明らかである。
【０１６４】（実施形態１４）本実施形態では、図３１
につき、多ビットデータ同士の乗算について説明する。
以下、 8×8 ビット乗算器を例にとって説明するが、こ
れは、一般の m×n ビットの乗算に拡張できる。
につき、多ビットデータ同士の乗算について説明する。
以下、 8×8 ビット乗算器を例にとって説明するが、こ
れは、一般の m×n ビットの乗算に拡張できる。
【０１６５】被乗数をX(X7 X6 X5 X4 X3 X2 X1 X0)、乗
数をY(Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0)として、 X×Y= Qとす
る。実施形態３で説明したように、 Qは最大 16 ビット
で表わせる。 m×n ビットでは、Q は最大m+n ビットで
ある。
数をY(Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0)として、 X×Y= Qとす
る。実施形態３で説明したように、 Qは最大 16 ビット
で表わせる。 m×n ビットでは、Q は最大m+n ビットで
ある。
【０１６６】まず、図31に示すように、 X×Yjという部
分積を生成する。そのために、通常の CMOS 乗算器の様
に、被乗数であるX の各ビットXiと乗数であるYjとの A
NDをとって部分積を求める。他の方法、例えば実施形態
３で説明した方法等でも構わない。
分積を生成する。そのために、通常の CMOS 乗算器の様
に、被乗数であるX の各ビットXiと乗数であるYjとの A
NDをとって部分積を求める。他の方法、例えば実施形態
３で説明した方法等でも構わない。
【０１６７】次いで、図31で示された部分積の各桁の和
をそれぞれ桁ごとにNDにより一括加算する。この加算工
程は並列で処理するため、高速演算に適している。 m×
n ビットの乗算回路では（m+n-1 ）個のNDを用いる。ND
へ入力される最大の入力数はMin(m,n)となる。図31に示
すような 8×8 ビット乗算器の例では、このNDを15個用
いる。最大の入力数は8 である（X7Y0+X6Y1+X5Y2+X4Y3+
X3Y4+X2Y5+X1Y6+X0Y7なる演算を行っているところ）。
をそれぞれ桁ごとにNDにより一括加算する。この加算工
程は並列で処理するため、高速演算に適している。 m×
n ビットの乗算回路では（m+n-1 ）個のNDを用いる。ND
へ入力される最大の入力数はMin(m,n)となる。図31に示
すような 8×8 ビット乗算器の例では、このNDを15個用
いる。最大の入力数は8 である（X7Y0+X6Y1+X5Y2+X4Y3+
X3Y4+X2Y5+X1Y6+X0Y7なる演算を行っているところ）。
【０１６８】ただし、これは、１入力１出力という、そ
のまま配線を延ばせば済むところもNDを用いた場合の数
であり、それを除くと（m+n-3 ）個のNDを用いる。さら
に2入力2 出力のHAで済むところを除き、3 入力以上の
場合にのみNDを用いることにすると（m+n-5 ）個のNDで
良い。
のまま配線を延ばせば済むところもNDを用いた場合の数
であり、それを除くと（m+n-3 ）個のNDを用いる。さら
に2入力2 出力のHAで済むところを除き、3 入力以上の
場合にのみNDを用いることにすると（m+n-5 ）個のNDで
良い。
【０１６９】通常、３入力以上であると加算演算も複雑
になり、特にキャリーが発生するためその伝搬により演
算速度が遅くなる。本実施形態は一括加算を行いキャリ
ーの無い演算を行うことで高速化が可能となる。
になり、特にキャリーが発生するためその伝搬により演
算速度が遅くなる。本実施形態は一括加算を行いキャリ
ーの無い演算を行うことで高速化が可能となる。
【０１７０】次いでバイナリーモードで表わされた(m+n
-1) 個の加算結果を全て加算する、第２の加算工程を行
うことにより所望の乗算結果Q が高速に得られる。
-1) 個の加算結果を全て加算する、第２の加算工程を行
うことにより所望の乗算結果Q が高速に得られる。
【０１７１】更に加算回数を減じるために、実施形態13
に則り、データの再配列を行なう。図32の例で説明す
る。８桁目の部分積の和は４ビットである。 S73に対し
て、他の一括加算からの出力は３ビットであるから、条
件を満たすデータはない。故にこれは１つのデータ (A)
である。 S72に関しては、４桁目から12桁目までの部分
積が 3ビットデータであり、 S72と重ならないデータが
存在する。これは、 Si2(3≦ i≦11）と表せる９ビット
データ (B)となる。同様にして、Si1, Si0も１つのデー
タとなり、結局 4つのデータ(A,B,C,D) へ再編成でき
る。前述したように、この処理はアルゴリズム上は１つ
のステップであるが、回路内の処理としては配線を引き
回しているのみで演算は全く行っていない。
に則り、データの再配列を行なう。図32の例で説明す
る。８桁目の部分積の和は４ビットである。 S73に対し
て、他の一括加算からの出力は３ビットであるから、条
件を満たすデータはない。故にこれは１つのデータ (A)
である。 S72に関しては、４桁目から12桁目までの部分
積が 3ビットデータであり、 S72と重ならないデータが
存在する。これは、 Si2(3≦ i≦11）と表せる９ビット
データ (B)となる。同様にして、Si1, Si0も１つのデー
タとなり、結局 4つのデータ(A,B,C,D) へ再編成でき
る。前述したように、この処理はアルゴリズム上は１つ
のステップであるが、回路内の処理としては配線を引き
回しているのみで演算は全く行っていない。
【０１７２】遅延時間は、他のステップに比べて無視で
きるほど小さい。このステップで、（m+n-1 ）個の加算
結果を、〔Log2(Min(m,n))〕個のデータ列へ変換するこ
とができる。最後に〔Log2(Min(m,n))〕個のデータ列を
加算すれば、最終的な演算結果が得られる。
きるほど小さい。このステップで、（m+n-1 ）個の加算
結果を、〔Log2(Min(m,n))〕個のデータ列へ変換するこ
とができる。最後に〔Log2(Min(m,n))〕個のデータ列を
加算すれば、最終的な演算結果が得られる。
【０１７３】図32の例では、４個のデータであるから、
図９のように、わずか２段の全加算器通過で最終積が求
められる。一般に、全加算器通過段数は、実施形態 3と
同様、
図９のように、わずか２段の全加算器通過で最終積が求
められる。一般に、全加算器通過段数は、実施形態 3と
同様、
【０１７４】
【外１８】 で表わせる。よって、全加算器通過段数は図10のグラフ
に従い、m,n が大きくなっても、小さく抑えられる。即
ち多ビット化しても高速性が保たれ、素子数も削減で
き、消費電力を低減させることができる。また、 S73と
Si2の加算は、11桁目以上での加算(S73+S112 S102 S92
S82) なので４ビット（桁上りを入れて出力は 5ビッ
ト）の加算器でよい。以上の演算方式は、実施形態 3と
同様の図12の構成の乗算回路により実現できる。
に従い、m,n が大きくなっても、小さく抑えられる。即
ち多ビット化しても高速性が保たれ、素子数も削減で
き、消費電力を低減させることができる。また、 S73と
Si2の加算は、11桁目以上での加算(S73+S112 S102 S92
S82) なので４ビット（桁上りを入れて出力は 5ビッ
ト）の加算器でよい。以上の演算方式は、実施形態 3と
同様の図12の構成の乗算回路により実現できる。
【０１７５】NDとしては図13の構成のものを利用でき
る。この回路構成により、図13の表１に示したように複
数入力のうちハイレベル入力の数を３桁の２進数に変換
して出力することができる。また、この回路は２進数に
変換して出力する際に、MSB から出力され、各MSB はほ
ぼ同じタイミングで出力される。このようなNDによれ
ば、ほぼ同じタイミングで出力されるMSB を１つのデー
タとすることができ、上述の演算におけるデータの圧縮
にはより効果的である。
る。この回路構成により、図13の表１に示したように複
数入力のうちハイレベル入力の数を３桁の２進数に変換
して出力することができる。また、この回路は２進数に
変換して出力する際に、MSB から出力され、各MSB はほ
ぼ同じタイミングで出力される。このようなNDによれ
ば、ほぼ同じタイミングで出力されるMSB を１つのデー
タとすることができ、上述の演算におけるデータの圧縮
にはより効果的である。
【０１７６】以上のように乗算回路を構成することで、
素子数が少なく、低消費電力で、且つ並列演算のため高
速な乗算器が形成できる。
素子数が少なく、低消費電力で、且つ並列演算のため高
速な乗算器が形成できる。
【０１７７】（実施形態１５）また、上述した実施形態
１３、１４の並列一括加算を行うND部を、実施形態４と
同様に図17に示す構成としてもよい。そうすることで、
図17の表１に示すように、複数入力のうちハイレベル信
号の入力の数を、３桁の２進数に変換して出力すること
が、非常に小規模な回路で、かつ低消費電力でできる。
またこの回路は２進数に変換して出力する際に、MSB か
ら出力される。後は、実施形態１３、１４と同様である
が、以上のように構成することで、素子数がさらに少な
く、小規模で消費電力が少なく、且つ並列演算のために
高速な半導体装置が形成できる。
１３、１４の並列一括加算を行うND部を、実施形態４と
同様に図17に示す構成としてもよい。そうすることで、
図17の表１に示すように、複数入力のうちハイレベル信
号の入力の数を、３桁の２進数に変換して出力すること
が、非常に小規模な回路で、かつ低消費電力でできる。
またこの回路は２進数に変換して出力する際に、MSB か
ら出力される。後は、実施形態１３、１４と同様である
が、以上のように構成することで、素子数がさらに少な
く、小規模で消費電力が少なく、且つ並列演算のために
高速な半導体装置が形成できる。
【０１７８】（実施形態１６）実施形態５と同様、実施
形態13の15個のNDを複数個まとめてしまい、演算を行う
方式である。NDを図21に示す構成とする。
形態13の15個のNDを複数個まとめてしまい、演算を行う
方式である。NDを図21に示す構成とする。
【０１７９】図21のNDには、それぞれ何入力で何出力で
あるかが数字で示してあるが、最高で56入力をカウント
できるNDを用いればよい。また、配線としては、21入力
でよい。それぞれ全て６ビットの出力となる。次いで再
編成によりデータをまとめるが、各MSB であるS105,S8
5,S45,S05は、実施形態１３の法則に則る。次の桁のS10
4,S84,S44,S43も１つのデータとなるが、更にMSB のデ
ータ列とも重なる桁がないため、併せて１つのデータ列
とできる。これにより、最終的には２つのデータ列にま
とめられる。後は実施形態13もしくは14と同様である
が、以上のように乗算回路を構成することで、素子数が
さらに少なく、小規模で消費電力が少ない、且つ並列演
算であり、加算段数が少なくさらに高速な乗算器が形成
できる。
あるかが数字で示してあるが、最高で56入力をカウント
できるNDを用いればよい。また、配線としては、21入力
でよい。それぞれ全て６ビットの出力となる。次いで再
編成によりデータをまとめるが、各MSB であるS105,S8
5,S45,S05は、実施形態１３の法則に則る。次の桁のS10
4,S84,S44,S43も１つのデータとなるが、更にMSB のデ
ータ列とも重なる桁がないため、併せて１つのデータ列
とできる。これにより、最終的には２つのデータ列にま
とめられる。後は実施形態13もしくは14と同様である
が、以上のように乗算回路を構成することで、素子数が
さらに少なく、小規模で消費電力が少ない、且つ並列演
算であり、加算段数が少なくさらに高速な乗算器が形成
できる。
【０１８０】本実施形態では、一般的な重み付けの例と
して、連続した桁をまとめる例で説明したが、特にこれ
に限定されるわけでなく、重み付けが連続でない場合や
（例えば20の桁と22の桁を合わせて入力する場合）、１
つの桁を分割してそれぞれ別のNDに異なる重み付けで入
力したりして（例えば28の桁を二つに分割して別のNDに
入力する等）、効率化を図ることも自由にできる。
して、連続した桁をまとめる例で説明したが、特にこれ
に限定されるわけでなく、重み付けが連続でない場合や
（例えば20の桁と22の桁を合わせて入力する場合）、１
つの桁を分割してそれぞれ別のNDに異なる重み付けで入
力したりして（例えば28の桁を二つに分割して別のNDに
入力する等）、効率化を図ることも自由にできる。
【０１８１】（実施形態１７）７ビットデータ列を６３
個加算する例を説明する。図３３は、本実施形態を説明
する図である。まず、６３個の７ビットデータ列をそれ
ぞれ桁ごとに一括加算する。この加算は、実施形態14−
16で用いた回路で行なう。本実施形態では、データ列が
７ビットであるから７個のNDを用いる。各NDにおける演
算速度は同一であるから、１つのNDの演算速度で全体の
速度が決定される。また、６３個の７ビットデータ列加
算のため、NDへ入力される入力数は６３個となる。NDか
らの出力データは 6ビットであり、MSB から順に出力さ
れる。NDを用いてキャリーの無い加算を並列に行うこと
で、高速化が可能となる。本実施形態では、全て７ビッ
トのデータ列６３個を加算する例を示したが、これに限
定されず、複数個の多ビットデータのビット数が各々異
なっていても構わない。
個加算する例を説明する。図３３は、本実施形態を説明
する図である。まず、６３個の７ビットデータ列をそれ
ぞれ桁ごとに一括加算する。この加算は、実施形態14−
16で用いた回路で行なう。本実施形態では、データ列が
７ビットであるから７個のNDを用いる。各NDにおける演
算速度は同一であるから、１つのNDの演算速度で全体の
速度が決定される。また、６３個の７ビットデータ列加
算のため、NDへ入力される入力数は６３個となる。NDか
らの出力データは 6ビットであり、MSB から順に出力さ
れる。NDを用いてキャリーの無い加算を並列に行うこと
で、高速化が可能となる。本実施形態では、全て７ビッ
トのデータ列６３個を加算する例を示したが、これに限
定されず、複数個の多ビットデータのビット数が各々異
なっていても構わない。
【０１８２】次いで、バイナリーモードで表わされた８
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
【０１８３】この加算工程について説明する。上述のよ
うに、NDではMSB から順に出力され、しかも、どのNDか
らのMSB も更にはそれ以下の桁も、同一のタイミングで
出力される。MSB で説明すると、ｍ桁目(m≧1)のNDから
出力されるMSB は、m+5 桁目に出力される。即ち 1≦ｍ
≦7 であるｍ桁のNDからのMSB は各々、お互いに桁が全
く重ならないため、演算することなく１つのデータにで
きる（図33の枠で囲った部分）同様に、MSB より 1つ下
の桁の出力は、各々m+4 桁目、次の桁はm+3 桁目と、順
次出力する順番に１つのデータとすることができる。図
33では、各MSBは Si5(0≦ i≦6)で表せ、以下 Sik(0≦
i≦6)で表せ、(0≦ k≦5)の６個のデータが順次出力さ
れる。この 6個のデータを加算するが、上記のデータの
再編成により、MSB のデータ Si5とその下の桁 Si4のデ
ータが出力された後、各NDが Si3を計算している間に S
i5+Si4の計算を行なうことができる。同様にして、 Si3
とSi2が出力された後、NDが Si1を計算している間に Si
3+Si2を行なうことができる。このようにして、NDの結
果が全て出力されるのを待たずに、第 2の加算工程を開
始することで高速化が達成できる。
うに、NDではMSB から順に出力され、しかも、どのNDか
らのMSB も更にはそれ以下の桁も、同一のタイミングで
出力される。MSB で説明すると、ｍ桁目(m≧1)のNDから
出力されるMSB は、m+5 桁目に出力される。即ち 1≦ｍ
≦7 であるｍ桁のNDからのMSB は各々、お互いに桁が全
く重ならないため、演算することなく１つのデータにで
きる（図33の枠で囲った部分）同様に、MSB より 1つ下
の桁の出力は、各々m+4 桁目、次の桁はm+3 桁目と、順
次出力する順番に１つのデータとすることができる。図
33では、各MSBは Si5(0≦ i≦6)で表せ、以下 Sik(0≦
i≦6)で表せ、(0≦ k≦5)の６個のデータが順次出力さ
れる。この 6個のデータを加算するが、上記のデータの
再編成により、MSB のデータ Si5とその下の桁 Si4のデ
ータが出力された後、各NDが Si3を計算している間に S
i5+Si4の計算を行なうことができる。同様にして、 Si3
とSi2が出力された後、NDが Si1を計算している間に Si
3+Si2を行なうことができる。このようにして、NDの結
果が全て出力されるのを待たずに、第 2の加算工程を開
始することで高速化が達成できる。
【０１８４】極端な例としては、図34に示すように、 S
i3の計算中に Si5+Si4を行ない、次いで Si2の計算中に
(Si5+Si4)の結果に Si3を加え、更に順次加算していく
ようにすると、演算が高速化できると共に、加算器が 1
つで済み、素子数の低減が図れる。NDの演算にかかる時
間と第 2の加算にかかる時間の関係には、最適値がある
が、NDの加算、すなわち共通桁の一括加算と並行して、
第 2の加算を行なうことができ、高速化とともに素子数
の低減、ひいては消費電力の低減につながる。
i3の計算中に Si5+Si4を行ない、次いで Si2の計算中に
(Si5+Si4)の結果に Si3を加え、更に順次加算していく
ようにすると、演算が高速化できると共に、加算器が 1
つで済み、素子数の低減が図れる。NDの演算にかかる時
間と第 2の加算にかかる時間の関係には、最適値がある
が、NDの加算、すなわち共通桁の一括加算と並行して、
第 2の加算を行なうことができ、高速化とともに素子数
の低減、ひいては消費電力の低減につながる。
【０１８５】（実施形態１８）本実施形態では、ビット
数の異なる複数のデータ列を加算する例を説明する。図
３５は、本実施形態を表す図である。ここでは、ｎビッ
ト(8≦ｎ≦1)のデータ列８個を加算する。まず８個のｎ
ビットデータ列をそれぞれ桁ごとに一括加算する。この
第１の加算はNDで行なう。
数の異なる複数のデータ列を加算する例を説明する。図
３５は、本実施形態を表す図である。ここでは、ｎビッ
ト(8≦ｎ≦1)のデータ列８個を加算する。まず８個のｎ
ビットデータ列をそれぞれ桁ごとに一括加算する。この
第１の加算はNDで行なう。
【０１８６】本実施形態では、データ列が最大８ビット
であるから８個のNDを用いる（z7は１つの数なのでNDは
７個でよい。またY6+Z6 も２入力なのでHAでよいが、こ
こではNDを用いている）。本実施形態では、この加算工
程を並列に処理するため、演算速度は最も遅いNDの演算
速度で決定される。また、８個のデータ列加算を行う演
算のため、NDへ入力される入力数の最大は８個となる。
各NDの演算速度はそれぞれ異なり、８入力のNDにより演
算速度が律速される。
であるから８個のNDを用いる（z7は１つの数なのでNDは
７個でよい。またY6+Z6 も２入力なのでHAでよいが、こ
こではNDを用いている）。本実施形態では、この加算工
程を並列に処理するため、演算速度は最も遅いNDの演算
速度で決定される。また、８個のデータ列加算を行う演
算のため、NDへ入力される入力数の最大は８個となる。
各NDの演算速度はそれぞれ異なり、８入力のNDにより演
算速度が律速される。
【０１８７】通常の加算演算では、キャリーが発生する
ため、そのキャリー伝搬により演算速度が遅くなるが、
本実施形態では、キャリーの無い加算演算を並列に行う
ことで、高速化が可能となる。本実施形態では、１ビッ
トから８ビットまでの全てビット数の異なるデータ列８
個を加算する例を示したが、もちろん、これに限定され
るものではない。
ため、そのキャリー伝搬により演算速度が遅くなるが、
本実施形態では、キャリーの無い加算演算を並列に行う
ことで、高速化が可能となる。本実施形態では、１ビッ
トから８ビットまでの全てビット数の異なるデータ列８
個を加算する例を示したが、もちろん、これに限定され
るものではない。
【０１８８】次いで、バイナリーモードで表わされた８
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
個の加算結果を全て加算する第２の加算工程を行うこと
により、所望の加算結果Q が高速に得られる。
【０１８９】この加算工程を行なうにあたって、全てを
単純に足し合わせるのではなく、複数のデータを１つの
データにまとめあげることで、更に効率化を図ることが
できる。そのために、図３５で一括加算した結果を調べ
ると、例えば、S70 とS51 、S50 は桁としては全く重な
らず、演算なしで１つのデータとすることができる。こ
の処理はアルゴリズム上は１つのステップであるが、回
路内の処理としては配線を引き回しているのみで、演算
は全く行っておらず、遅延時間は無視できるほど小さい
のは実施形態２と同様である。この効率化により、図３
５の例では、２つのデータを１つにまとめることができ
る。これに限らず、２つ以上のデータであれば同様に効
率化が図れる。
単純に足し合わせるのではなく、複数のデータを１つの
データにまとめあげることで、更に効率化を図ることが
できる。そのために、図３５で一括加算した結果を調べ
ると、例えば、S70 とS51 、S50 は桁としては全く重な
らず、演算なしで１つのデータとすることができる。こ
の処理はアルゴリズム上は１つのステップであるが、回
路内の処理としては配線を引き回しているのみで、演算
は全く行っておらず、遅延時間は無視できるほど小さい
のは実施形態２と同様である。この効率化により、図３
５の例では、２つのデータを１つにまとめることができ
る。これに限らず、２つ以上のデータであれば同様に効
率化が図れる。
【０１９０】更に高速化するために、第１、第２の加算
工程を並列に実行する。図３５では、NDからのデータと
しては、８桁目のデータ、すなわちS70(Z7) が最も早く
出力され、次いで７桁目のデータS61 S60、更に６桁目、
５桁目の順である。そのために、図３５の例では、例え
ば、１桁目の演算が終るのを待つことなく、S70 S51S50
+S61 S60 の演算を行なう。引き続き次の出力結果S42 S
41 S40 S12 S11 S10を加算する（実際はS42 S41 を加え
ればよい。）。このように第１の加算工程であるNDの演
算と第２の加算工程の演算は並列に実行でき、こうする
ことで高速化ができる。
工程を並列に実行する。図３５では、NDからのデータと
しては、８桁目のデータ、すなわちS70(Z7) が最も早く
出力され、次いで７桁目のデータS61 S60、更に６桁目、
５桁目の順である。そのために、図３５の例では、例え
ば、１桁目の演算が終るのを待つことなく、S70 S51S50
+S61 S60 の演算を行なう。引き続き次の出力結果S42 S
41 S40 S12 S11 S10を加算する（実際はS42 S41 を加え
ればよい。）。このように第１の加算工程であるNDの演
算と第２の加算工程の演算は並列に実行でき、こうする
ことで高速化ができる。
【０１９１】（実施形態１９）本実施形態では、図31に
つき、多ビットデータ同士の乗算について説明する。以
下、 8×8 ビット乗算器を例にとって説明するが、これ
は、一般の m×n ビットの乗算に拡張できる。
つき、多ビットデータ同士の乗算について説明する。以
下、 8×8 ビット乗算器を例にとって説明するが、これ
は、一般の m×n ビットの乗算に拡張できる。
【０１９２】被乗数をX(X7 X6 X5 X4 X3 X2 X1 X0)、乗
数をY(Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0)として、 X×Y= Qとす
る。実施形態３で説明したように、 Qは最大 16 ビット
で表わせる。 m×n ビットでは、Q は最大m+n ビットで
ある。
数をY(Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0)として、 X×Y= Qとす
る。実施形態３で説明したように、 Qは最大 16 ビット
で表わせる。 m×n ビットでは、Q は最大m+n ビットで
ある。
【０１９３】まず、図31に示すように、 X×Yjという部
分積を生成する。そのために、通常の CMOS 乗算器の様
に、被乗数であるX の各ビットXiと乗数であるYjとの A
NDをとって部分積を求める。他の方法、例えば実施形態
３で説明した方法等でも構わない。
分積を生成する。そのために、通常の CMOS 乗算器の様
に、被乗数であるX の各ビットXiと乗数であるYjとの A
NDをとって部分積を求める。他の方法、例えば実施形態
３で説明した方法等でも構わない。
【０１９４】次いで、図31で示された部分積の各桁の和
をそれぞれ桁ごとにNDにより一括加算する。この加算工
程は並列で処理するため、高速演算に適している。 m×
n ビットの乗算回路では（m+n-1 ）個のNDを用いる。ND
へ入力される最大の入力数はMin(m,n)となる。図31に示
すような 8×8 ビット乗算器の例では、このNDを15個用
いる。最大の入力数は8 である（X7Y0+X6Y1+X5Y2+X4Y3+
X3Y4+X2Y5+X1Y6+X0Y7なる演算を行っているところ）。
をそれぞれ桁ごとにNDにより一括加算する。この加算工
程は並列で処理するため、高速演算に適している。 m×
n ビットの乗算回路では（m+n-1 ）個のNDを用いる。ND
へ入力される最大の入力数はMin(m,n)となる。図31に示
すような 8×8 ビット乗算器の例では、このNDを15個用
いる。最大の入力数は8 である（X7Y0+X6Y1+X5Y2+X4Y3+
X3Y4+X2Y5+X1Y6+X0Y7なる演算を行っているところ）。
【０１９５】ただし、これは、１入力１出力という、そ
のまま配線を延ばせば済むところもNDを用いた場合の数
であり、それを除くと（m+n-3 ）個のNDを用いる。さら
に2入力2 出力のHAで済むところを除き、3 入力以上の
場合にのみNDを用いることにすると（m+n-5 ）個のNDで
良い。
のまま配線を延ばせば済むところもNDを用いた場合の数
であり、それを除くと（m+n-3 ）個のNDを用いる。さら
に2入力2 出力のHAで済むところを除き、3 入力以上の
場合にのみNDを用いることにすると（m+n-5 ）個のNDで
良い。
【０１９６】通常、３入力以上であると加算演算も複雑
になり、特にキャリーが発生するためその伝搬により演
算速度が遅くなる。本実施形態は一括加算を行いキャリ
ーの無い演算を行うことで高速化が可能となる。
になり、特にキャリーが発生するためその伝搬により演
算速度が遅くなる。本実施形態は一括加算を行いキャリ
ーの無い演算を行うことで高速化が可能となる。
【０１９７】次いでバイナリーモードで表わされた(m+n
-1) 個の加算結果を全て加算する、第２の加算工程を行
うことにより所望の乗算結果Q が高速に得られる。
-1) 個の加算結果を全て加算する、第２の加算工程を行
うことにより所望の乗算結果Q が高速に得られる。
【０１９８】更に加算回数を減じるために、実施形態18
と同様にデータの共通化を行ない、結局 4つのデータ
(A,B,C,D) にできる。前述したように、この処理はアル
ゴリズム上は１つのステップであるが、回路内の処理と
しては配線を引き回しているのみで演算は全く行ってい
ない。
と同様にデータの共通化を行ない、結局 4つのデータ
(A,B,C,D) にできる。前述したように、この処理はアル
ゴリズム上は１つのステップであるが、回路内の処理と
しては配線を引き回しているのみで演算は全く行ってい
ない。
【０１９９】遅延時間は、他のステップに比べて無視で
きるほど小さい。NDは図１３の構成、乗算回路は図１２
の構成を用いることができる。図１３において、実施形
態３で述べたようにパイプライン処理を行なうこともで
きる。
きるほど小さい。NDは図１３の構成、乗算回路は図１２
の構成を用いることができる。図１３において、実施形
態３で述べたようにパイプライン処理を行なうこともで
きる。
【０２００】NDが必要とする多数決論理回路ブロックの
数は、NDへの入力数n に対して〔Log2n〕 で表わせる。
一方、NDへの入力数はm ×n ビットの乗算器では、1 か
らMin(m,n)までの値をとるが、演算時間は、明らかに入
力数が最大となるMin(m,n)入力のNDが最も長い。これ
は、多数決論理回路の段数が入力数n に対して〔Log
2n〕 で増加していくからである。しかしながら、ビッ
ト数が増えてもこの段数はLog 関数で増加するため、大
きくは増大しないのは明らかである。
数は、NDへの入力数n に対して〔Log2n〕 で表わせる。
一方、NDへの入力数はm ×n ビットの乗算器では、1 か
らMin(m,n)までの値をとるが、演算時間は、明らかに入
力数が最大となるMin(m,n)入力のNDが最も長い。これ
は、多数決論理回路の段数が入力数n に対して〔Log
2n〕 で増加していくからである。しかしながら、ビッ
ト数が増えてもこの段数はLog 関数で増加するため、大
きくは増大しないのは明らかである。
【０２０１】並列演算であるので、入力数最大であるMi
n(m,n)入力のNDの演算速度で、複数のND74での演算が終
了する。この構成では、まず、S73(A)が最初に出力され
る。次いで早めに演算を終了するＢと加算を行なうが、
この時まだ他の出力は全て終了していない。同様にＤが
完全に出力される前にＣを加算する。このようにして並
列演算により高速化が達成できる。
n(m,n)入力のNDの演算速度で、複数のND74での演算が終
了する。この構成では、まず、S73(A)が最初に出力され
る。次いで早めに演算を終了するＢと加算を行なうが、
この時まだ他の出力は全て終了していない。同様にＤが
完全に出力される前にＣを加算する。このようにして並
列演算により高速化が達成できる。
【０２０２】このようにNDを構成すると、並列演算であ
るので高速で、且つ素子数も少なく低消費電力化が可能
なNDが形成でき、前述の実施形態の演算方法の特性を、
大きく改善することができる。
るので高速で、且つ素子数も少なく低消費電力化が可能
なNDが形成でき、前述の実施形態の演算方法の特性を、
大きく改善することができる。
【０２０３】次に、アルゴリズム上は、複数のNDから出
力されたデータを１つのデータ列にまとめるステップが
あるが、回路的には特に何も処理しないのは既に述べた
とおりであり、図12には、特にこのステップに対応する
回路は存在しない。
力されたデータを１つのデータ列にまとめるステップが
あるが、回路的には特に何も処理しないのは既に述べた
とおりであり、図12には、特にこのステップに対応する
回路は存在しない。
【０２０４】以上のように乗算回路を構成することで、
素子数が少なく、消費電力が少ない、且つ並列演算のた
め高速な乗算器が形成できる。なお、NDとして、実施形
態４のように図１７の構成を用いてもよい。
素子数が少なく、消費電力が少ない、且つ並列演算のた
め高速な乗算器が形成できる。なお、NDとして、実施形
態４のように図１７の構成を用いてもよい。
【０２０５】（実施形態２０）本実施形態は、実施形態
19の図31の15個のNDを複数個まとめてしまい、演算を行
う方式である。なお、ここでは８×８乗算の結果を２つ
加算する例で説明するが、これに限るものではない。
19の図31の15個のNDを複数個まとめてしまい、演算を行
う方式である。なお、ここでは８×８乗算の結果を２つ
加算する例で説明するが、これに限るものではない。
【０２０６】図20に、 2×2 乗算器に用いる 2×2 多数
決論理回路を基にその例を示す。即ち、実施形態19の図
13の初段の多数決論理回路である。１桁目（20の桁であ
るx0y0）は単位容量Ｃに入力される。2 桁目（21の桁で
あるx1y0及びx0y1）の２つはそれぞれ２倍の容量２Ｃを
持つ端子に入力されるため、１入力で２カウントされる
ことになる。さらに3 桁目（22の桁であるx1y1）は22の
重み付けがなされ、１入力で４カウントされる。
決論理回路を基にその例を示す。即ち、実施形態19の図
13の初段の多数決論理回路である。１桁目（20の桁であ
るx0y0）は単位容量Ｃに入力される。2 桁目（21の桁で
あるx1y0及びx0y1）の２つはそれぞれ２倍の容量２Ｃを
持つ端子に入力されるため、１入力で２カウントされる
ことになる。さらに3 桁目（22の桁であるx1y1）は22の
重み付けがなされ、１入力で４カウントされる。
【０２０７】後は実施形態19と同様で、４入力であるが
最高７までがバイナリーモードで出力されるNDとなる。
この重み付けを行うことにより、並列一括加算機能が更
に効率よく行える。
最高７までがバイナリーモードで出力されるNDとなる。
この重み付けを行うことにより、並列一括加算機能が更
に効率よく行える。
【０２０８】例えば実施形態19の 8×8 ビットの乗算器
で言えば、図36に示すように、桁の重みが0,1,2,3 であ
る桁を加算するNDをND91にまとめ、同様に桁の重みが
(4,5,6),(7,8,9),(10,11,12,13,14)である領域をそれぞ
れ１つにまとめることができる( 図中のND92-94 ）。
で言えば、図36に示すように、桁の重みが0,1,2,3 であ
る桁を加算するNDをND91にまとめ、同様に桁の重みが
(4,5,6),(7,8,9),(10,11,12,13,14)である領域をそれぞ
れ１つにまとめることができる( 図中のND92-94 ）。
【０２０９】図36のNDには、それぞれ何入力で何出力で
あるかが数字で示してあるが、最高で56入力をカウント
できるNDを用いればよい。配線としては21入力でよい。
それぞれ全て６ビットの出力となる。NDの数が少なく素
子数を大幅に削減できる。ここで、他の８×８の乗算結
果Q'を加算するにあたっては、S105が出力されND94がつ
ぎのS104を演算している間にS105に対するS105' を加算
してしまうことができる。他のデータであるS85 やS45
も同様であり、かつさらにS104,S104'はその加算和に更
に加算して行くことができる。S103,S103'・・も同様に
行なうことができ、NDの演算と並列の演算で部分和S"が
形成できる。
あるかが数字で示してあるが、最高で56入力をカウント
できるNDを用いればよい。配線としては21入力でよい。
それぞれ全て６ビットの出力となる。NDの数が少なく素
子数を大幅に削減できる。ここで、他の８×８の乗算結
果Q'を加算するにあたっては、S105が出力されND94がつ
ぎのS104を演算している間にS105に対するS105' を加算
してしまうことができる。他のデータであるS85 やS45
も同様であり、かつさらにS104,S104'はその加算和に更
に加算して行くことができる。S103,S103'・・も同様に
行なうことができ、NDの演算と並列の演算で部分和S"が
形成できる。
【０２１０】本実施形態では、最終的にP,Q,R の３つの
データの加算を行なえばよい。更には、ND92から生じる
S"46を別個にP と和をとってしまえば、P とQ も１つの
データとでき、２つのデータの加算を行なえばよい。
データの加算を行なえばよい。更には、ND92から生じる
S"46を別個にP と和をとってしまえば、P とQ も１つの
データとでき、２つのデータの加算を行なえばよい。
【０２１１】従って高速化が実現でき、また１つの加算
器を何度も繰り返し使用することも可能で、素子数も大
幅に削減できる。特に上述の多数決論理回路を用いたND
を使用すると、クロック動作であり、効果的である。以
上のように乗算回路を構成することで、素子数がさらに
少なく、小規模で消費電力が少ない、且つ並列演算であ
り、加算段数が少なくさらに高速な乗算器が形成でき
る。
器を何度も繰り返し使用することも可能で、素子数も大
幅に削減できる。特に上述の多数決論理回路を用いたND
を使用すると、クロック動作であり、効果的である。以
上のように乗算回路を構成することで、素子数がさらに
少なく、小規模で消費電力が少ない、且つ並列演算であ
り、加算段数が少なくさらに高速な乗算器が形成でき
る。
【０２１２】本実施形態では、一般的な重み付けの例と
して、連続した桁をまとめる例で説明したが、特にこれ
に限定されるわけでなく、重み付けが連続でない場合や
（例えば20の桁と22の桁を合わせて入力する場合）、１
つの桁を分割してそれぞれ別のNDに異なる重み付けで入
力したりして（例えば28の桁を二つに分割して別のNDに
入力する等）、効率化を図ることも自由にできる。
して、連続した桁をまとめる例で説明したが、特にこれ
に限定されるわけでなく、重み付けが連続でない場合や
（例えば20の桁と22の桁を合わせて入力する場合）、１
つの桁を分割してそれぞれ別のNDに異なる重み付けで入
力したりして（例えば28の桁を二つに分割して別のNDに
入力する等）、効率化を図ることも自由にできる。
【０２１３】（実施形態２１）本実施形態では、上述し
た演算方法を行う半導体装置を用いたデータ処理装置の
例として、DSP に用いた場合を説明する。
た演算方法を行う半導体装置を用いたデータ処理装置の
例として、DSP に用いた場合を説明する。
【０２１４】本実施形態では、代表的なDSP である固定
小数点演算用DSP について説明するが、特にこれに限定
されず、他の形式のDSP やCPU などにも適用可能である
ことは言うまでもない。
小数点演算用DSP について説明するが、特にこれに限定
されず、他の形式のDSP やCPU などにも適用可能である
ことは言うまでもない。
【０２１５】上述した実施形態における演算処理装置
は、通常の半導体MOS トランジスタで形成できるため互
換性がよく、入出力バッファをつけて、今までの半導体
装置を置き換えることができる。
は、通常の半導体MOS トランジスタで形成できるため互
換性がよく、入出力バッファをつけて、今までの半導体
装置を置き換えることができる。
【０２１６】図37に本実施形態のDSP の構成を示す。DS
P に搭載される演算ユニットは、乗算器と累算器であ
り、乗算器は、２つの１６ビットデータを乗算し、３１
ビットの出力を得る。累算器は、１６ビットの算術論理
演算ユニット（ALU)と、ALU の出力信号を格納するレジ
スタとから構成される。
P に搭載される演算ユニットは、乗算器と累算器であ
り、乗算器は、２つの１６ビットデータを乗算し、３１
ビットの出力を得る。累算器は、１６ビットの算術論理
演算ユニット（ALU)と、ALU の出力信号を格納するレジ
スタとから構成される。
【０２１７】オンチップメモリは次の４種類である。デ
ータRAM は入力信号を記憶し、そのアドレスは８ビット
データポインタ（DP）により指定される。DPの下位４ビ
ットは４ビットアップダウンカウンタが、上位４ビット
は４ビットレジスタが、各々担当する。データROM はフ
ィルタの重み係数などを格納する。そのアドレスは１０
ビットダウンカウンタのROM ポインタ(RP)により指定さ
れる。１６ビットテンポラリーレジスタ（TR）はデータ
の一時記憶に使う。命令ROM は、命令（インストラクシ
ョン）を格納し、そのアドレスは命令カウンタ（PC）に
より、指定される。
ータRAM は入力信号を記憶し、そのアドレスは８ビット
データポインタ（DP）により指定される。DPの下位４ビ
ットは４ビットアップダウンカウンタが、上位４ビット
は４ビットレジスタが、各々担当する。データROM はフ
ィルタの重み係数などを格納する。そのアドレスは１０
ビットダウンカウンタのROM ポインタ(RP)により指定さ
れる。１６ビットテンポラリーレジスタ（TR）はデータ
の一時記憶に使う。命令ROM は、命令（インストラクシ
ョン）を格納し、そのアドレスは命令カウンタ（PC）に
より、指定される。
【０２１８】DSP 外部との信号の送受は１ビットシリア
ル出力レジスタ、１ビットシリアル入力レジスタ、及び
８ビットパラレル入出力レジスタを介して行われる。シ
リアル出力及びシリアル入力は、各々、出力制御信号
（SOEN) 及び入力制御信号（SIEN) が０V の時に、シリ
アル入出力クロック（SCK ）に同期して実行される。８
ビット並列出力は、読み出し／書き込み制御信号（CS）
が０V のときに、書き込み制御信号（WR）または読み出
し制御信号（RD）を０V にして行う。SOから出力される
データ８ビット分がシリアル出力レジスタにそろうと、
出力準備完了信号（SORQ) が５V になる。
ル出力レジスタ、１ビットシリアル入力レジスタ、及び
８ビットパラレル入出力レジスタを介して行われる。シ
リアル出力及びシリアル入力は、各々、出力制御信号
（SOEN) 及び入力制御信号（SIEN) が０V の時に、シリ
アル入出力クロック（SCK ）に同期して実行される。８
ビット並列出力は、読み出し／書き込み制御信号（CS）
が０V のときに、書き込み制御信号（WR）または読み出
し制御信号（RD）を０V にして行う。SOから出力される
データ８ビット分がシリアル出力レジスタにそろうと、
出力準備完了信号（SORQ) が５V になる。
【０２１９】各命令はプログラムカウンタ（PC）の指定
により、クロック周期ごとにROM から読み出される。読
み出された命令の、それぞれのデコード結果にしたがっ
て、各演算ユニットやメモリが動作する。
により、クロック周期ごとにROM から読み出される。読
み出された命令の、それぞれのデコード結果にしたがっ
て、各演算ユニットやメモリが動作する。
【０２２０】リセットパルス（RST ）が加わると、まず
PCのポインタ位置が０番地となり、DSP が動作を開始す
る。次に割り込みパルス(INT) が印加されると、PCのポ
インタ位置は２５６番地へジャンプする。入出力モード
（８ビットまたは１６ビット）の選択や、割り込みを受
け付けるか否かの選択は、８ビットパラレル入出力レジ
スタ中の１６ビットステイタスレジスタ（SR）が判断す
る。クロックドライバは外部からのクロックパルス（CL
K ）をもとにT0とT2の２相クロックを生成し演算ユニッ
トやメモリ等に供給する。入出力レジスタ、演算ユニッ
ト及びメモリとデータのやりとりは１６ビットバスを介
して行う。
PCのポインタ位置が０番地となり、DSP が動作を開始す
る。次に割り込みパルス(INT) が印加されると、PCのポ
インタ位置は２５６番地へジャンプする。入出力モード
（８ビットまたは１６ビット）の選択や、割り込みを受
け付けるか否かの選択は、８ビットパラレル入出力レジ
スタ中の１６ビットステイタスレジスタ（SR）が判断す
る。クロックドライバは外部からのクロックパルス（CL
K ）をもとにT0とT2の２相クロックを生成し演算ユニッ
トやメモリ等に供給する。入出力レジスタ、演算ユニッ
ト及びメモリとデータのやりとりは１６ビットバスを介
して行う。
【０２２１】本実施形態では、前述した１６ビット×１
６ビット高速乗算器を、他の論理回路及びメモリー部と
同一基板上に同一プロセスで形成している。
６ビット高速乗算器を、他の論理回路及びメモリー部と
同一基板上に同一プロセスで形成している。
【０２２２】このDSP の実際の動作タイミングについ
て、２段パイプライン積和演算を例に説明する。図38
に、動作時の２相クロックパルスを示す。データROM 、
データRAM に各々格納された入力信号、重み係数の読み
出し、即ち乗算器へのデータ供給は、クロック周期m の
T0が高レベル（５V ）となるとき(T0 のタイミングと呼
ぶ）に行われ、引き続き乗算が実行される。乗算結果
は、次のクロック周期（m ＋１）のT0のタイミングでレ
ジスタにラッチされる。これと同時に乗算器では、次の
データの乗算が並列に処理されている。
て、２段パイプライン積和演算を例に説明する。図38
に、動作時の２相クロックパルスを示す。データROM 、
データRAM に各々格納された入力信号、重み係数の読み
出し、即ち乗算器へのデータ供給は、クロック周期m の
T0が高レベル（５V ）となるとき(T0 のタイミングと呼
ぶ）に行われ、引き続き乗算が実行される。乗算結果
は、次のクロック周期（m ＋１）のT0のタイミングでレ
ジスタにラッチされる。これと同時に乗算器では、次の
データの乗算が並列に処理されている。
【０２２３】一般に演算速度は、ビット数が大きくなる
ほど、特に乗算演算速度が律速原因となるが、本実施形
態の高速乗算器により、演算速度が向上し、DSP の性能
自体を大きく引き上げることができる。しかも、通常の
CMOSプロセスに形成できるというメリットがある。本実
施形態ではDSP に乗算器として応用した例であるが、限
定されないことはいうまでもなく、他の応用例として複
数の多ビット加算過程や乗算過程を内部に持つ演算回路
に広く応用できることは、入出力や、プロセスが通常の
CMOSプロセスであることの汎用性を考えると明らかであ
り、高速性をはじめチップ面積の縮小化、低消費電力化
にも寄与するという大きな効果がある。
ほど、特に乗算演算速度が律速原因となるが、本実施形
態の高速乗算器により、演算速度が向上し、DSP の性能
自体を大きく引き上げることができる。しかも、通常の
CMOSプロセスに形成できるというメリットがある。本実
施形態ではDSP に乗算器として応用した例であるが、限
定されないことはいうまでもなく、他の応用例として複
数の多ビット加算過程や乗算過程を内部に持つ演算回路
に広く応用できることは、入出力や、プロセスが通常の
CMOSプロセスであることの汎用性を考えると明らかであ
り、高速性をはじめチップ面積の縮小化、低消費電力化
にも寄与するという大きな効果がある。
【０２２４】（実施形態２２）本実施形態は、上述した
演算装置をスプレッド・スペクトラム通信（ＳＳ通信）
の受信回路の相関演算部に応用したものである。この受
信回路の構成を図39に示す。同図に示すように、受信ア
ンテナ1401、信号を増幅する増幅部1402、相関演算部14
03A、B 、A/D 変換部1404、判定器1405、検波部1406を備
える。
演算装置をスプレッド・スペクトラム通信（ＳＳ通信）
の受信回路の相関演算部に応用したものである。この受
信回路の構成を図39に示す。同図に示すように、受信ア
ンテナ1401、信号を増幅する増幅部1402、相関演算部14
03A、B 、A/D 変換部1404、判定器1405、検波部1406を備
える。
【０２２５】ＳＳ通信では、信号をＰＮコードと呼ばれ
る多ビット符号に変換し、そのＰＮコードを送信する。
受信側では、予め有している同様のＰＮコードと、受信
した信号とを比較し、最も相関の高い状態を検出して、
送られてきた信号を復調している。
る多ビット符号に変換し、そのＰＮコードを送信する。
受信側では、予め有している同様のＰＮコードと、受信
した信号とを比較し、最も相関の高い状態を検出して、
送られてきた信号を復調している。
【０２２６】図39において、アンテナ部1401で受信され
た信号は、検波部1406で１次復調された後に、１つは相
関演算部1403Ａに、もう１つはA/D 変換部でデジタル信
号に変換された後、相関演算部1403Ｂに入る。入力され
た信号は、受信側で予め保持しているＰＮコードと比較
され、２つの信号の相関度から、相関演算部1403Ａでは
同期信号が形成され、その同期信号で同期をとって、相
関演算部1403Ｂで相関スコアを計算する。相関演算部14
03Ｂから出力された相関スコアを元に、判定器1405で信
号が復調される。
た信号は、検波部1406で１次復調された後に、１つは相
関演算部1403Ａに、もう１つはA/D 変換部でデジタル信
号に変換された後、相関演算部1403Ｂに入る。入力され
た信号は、受信側で予め保持しているＰＮコードと比較
され、２つの信号の相関度から、相関演算部1403Ａでは
同期信号が形成され、その同期信号で同期をとって、相
関演算部1403Ｂで相関スコアを計算する。相関演算部14
03Ｂから出力された相関スコアを元に、判定器1405で信
号が復調される。
【０２２７】ＳＳ通信は、信号を多ビットのコードに変
換して送信することから、秘話性が高い、ノイズに対し
て強いといった優れた特徴を有しているが、送信する情
報量が増大するため、実際の信号処理に関しては、受信
した信号をＰＮコードと比較し、相関の高い状態を検出
するために、図４５に示すような加算回路で加算を繰り
返す処理が必要となり、処理の負荷が膨大になるという
問題点があった。
換して送信することから、秘話性が高い、ノイズに対し
て強いといった優れた特徴を有しているが、送信する情
報量が増大するため、実際の信号処理に関しては、受信
した信号をＰＮコードと比較し、相関の高い状態を検出
するために、図４５に示すような加算回路で加算を繰り
返す処理が必要となり、処理の負荷が膨大になるという
問題点があった。
【０２２８】しかしながら、上述の実施形態の演算装置
でこの加算を行なうことで、拘束で素子数が少なく、低
消費電力のＳＳ通信受信回路が構成できる。従って、Ｓ
Ｓ通信により無線通信を行なう携帯型情報機器を実現で
きる。
でこの加算を行なうことで、拘束で素子数が少なく、低
消費電力のＳＳ通信受信回路が構成できる。従って、Ｓ
Ｓ通信により無線通信を行なう携帯型情報機器を実現で
きる。
【０２２９】更に、演算速度の高速化により、多量の情
報の通信を可能とすると共に、素子数が少なく、低消費
電力に対応できるため、図４０に示すようなコンパクト
なカード型送受信部2001を形成することが可能となる。
従って、従来のパソコンのインターフェースを備えたPC
MCIAカードにＳＳ通信を使用することが容易になった。
ここでは、PCMCIAカードを例にとったが、他のインター
フェースに合わせることも容易にできる。入出力は通常
のＣＭＯＳコンパチブルであり、上述の演算装置によ
り、小型化、低消費電力化が容易に達成できる。
報の通信を可能とすると共に、素子数が少なく、低消費
電力に対応できるため、図４０に示すようなコンパクト
なカード型送受信部2001を形成することが可能となる。
従って、従来のパソコンのインターフェースを備えたPC
MCIAカードにＳＳ通信を使用することが容易になった。
ここでは、PCMCIAカードを例にとったが、他のインター
フェースに合わせることも容易にできる。入出力は通常
のＣＭＯＳコンパチブルであり、上述の演算装置によ
り、小型化、低消費電力化が容易に達成できる。
【０２３０】また、ここではＳＳ通信用のデータ処理装
置を例に説明したが、これまで述べたようにＣＭＯＳコ
ンパチブルな入出力インターフェースであり、複数の多
ビットデータ、特に負数を含む複数の多ビットデータを
加算する他のデータ処理装置、例えば、既に述べたＤＳ
ＰやＣＰＵ、画像や音声を処理する並列演算処理部に適
用できる。更に、平均値や標準偏差を求める統計処理、
最小自乗法などの数値演算にも利用できる。
置を例に説明したが、これまで述べたようにＣＭＯＳコ
ンパチブルな入出力インターフェースであり、複数の多
ビットデータ、特に負数を含む複数の多ビットデータを
加算する他のデータ処理装置、例えば、既に述べたＤＳ
ＰやＣＰＵ、画像や音声を処理する並列演算処理部に適
用できる。更に、平均値や標準偏差を求める統計処理、
最小自乗法などの数値演算にも利用できる。
【０２３１】他にも、高速化、小型化、低消費電力化の
メリットにより、ワイヤレスＬＡＮや、入出管理、課金
システム、ＴＶ会議システムなどの各種システムを大き
く改善できる。
メリットにより、ワイヤレスＬＡＮや、入出管理、課金
システム、ＴＶ会議システムなどの各種システムを大き
く改善できる。
【０２３２】
【発明の効果】以上説明したように、本発明によれば、
複数の多ビットデータを高速に加算することができる。
複数の多ビットデータを高速に加算することができる。
【０２３３】また、負数も含む複数の多ビットデータを
高速に加算することができる。
高速に加算することができる。
【０２３４】また、更に、複数の多ビットデータを高速
に乗算することができる。
に乗算することができる。
【０２３５】また、更に、複数の多ビットデータを高速
に演算する演算装置を、小さなチップ面積で、かつ低消
費電力の半導体装置で構成できる。
に演算する演算装置を、小さなチップ面積で、かつ低消
費電力の半導体装置で構成できる。
【０２３６】また、この演算装置は、通常の半導体プロ
セスを用いて実現できるので、様々なデータ処理装置に
応用でき、DSP 、CPU 、ＳＳ通信用の送受信装置等のデ
ータ処理装置を、高速で、チップ面積が小さく、且つ低
消費電力の装置として実現できる。
セスを用いて実現できるので、様々なデータ処理装置に
応用でき、DSP 、CPU 、ＳＳ通信用の送受信装置等のデ
ータ処理装置を、高速で、チップ面積が小さく、且つ低
消費電力の装置として実現できる。
【図１】実施形態１の加算器を表わす図である。
【図２】実施形態１の多数決論理回路を表わす図であ
る。
る。
【図３】実施形態１のＮＤを表わす図である。
【図４】実施形態２の加算器を表わす図である。
【図５】実施形態２の第２加算工程を行う加算器を表わ
す図である。
す図である。
【図６】実施形態３の乗算器を表わす図である。
【図７】実施形態３の部分積生成回路を表わす図であ
る。
る。
【図８】実施形態３の乗算器を表わす図である。
【図９】実施形態３の加算器を表わす図である。
【図１０】実施形態３における全加算器通過段数を表わ
す図である。
す図である。
【図１１】実施形態３の乗算処理手順を表わすフローチ
ャート。
ャート。
【図１２】実施形態３の乗算回路を表わす図である。
【図１３】実施形態３で用いるＮＤを表わす図である。
【図１４】実施形態３で用いる多数決論理回路を表わす
図である。
図である。
【図１５】実施形態３で用いる多数決論理回路を表わす
図である。
図である。
【図１６】実施形態３で用いる信号のタイミングチャー
トである。
トである。
【図１７】実施形態４で用いるＮＤを表わす図である。
【図１８】実施形態４で用いる多数決論理回路を表わす
図である。
図である。
【図１９】実施形態４で用いる信号のタイミングチャー
トである。
トである。
【図２０】実施形態５で用いる多数決論理回路を表わす
図である。
図である。
【図２１】実施形態５の乗算器を表わす図である。
【図２２】実施形態６の乗算器を表わす図である。
【図２３】実施形態７の乗算器を表わす図である。
【図２４】実施形態８の乗算器を表わす図である。
【図２５】実施形態９の加算器を表わす図である。
【図２６】実施形態１０の加算器を表わす図である。
【図２７】実施形態１１の加算器を表わす図である。
【図２８】実施形態１２の２ビット加算器を表わす図で
ある。
ある。
【図２９】実施形態１２の加算器を表わす図である。
【図３０】実施形態１３の加算器を表わす図である。
【図３１】実施形態１４の乗算器を表わす図である。
【図３２】実施形態１４の他の乗算器を表わす図であ
る。
る。
【図３３】実施形態１７の加算器を表わす図である。
【図３４】実施形態１７の他の加算器を表わす図であ
る。
る。
【図３５】実施形態１８の加算器を表わす図である。
【図３６】実施形態２０の乗算器を表わす図である。
【図３７】実施形態２１のＤＳＰを表わす図である。
【図３８】実施形態２１の動作タイミングチャートであ
る。
る。
【図３９】実施形態２２の受信回路を表わす図である。
【図４０】実施形態２２のカード型送受信部を表わす図
である。
である。
【図４１】従来の加算器を説明するための図である。
【図４２】従来のＣＬＡ回路を説明するための図であ
る。
る。
【図４３】ブロックＣＬＡを用いた従来の加算回路の構
成例を示す図である。
成例を示す図である。
【図４４】従来の加算回路の構成例を示す図である。
【図４５】従来の加算回路の構成例を示す図である。
【図４６】従来の乗算器の構成例を示す図である。
１１，７４，９１，９２，９３，９４，１３１ Ｎｕｍ
ｂｅｒ ｄｅｔｅｃｔｏｒ １２，７８，７９ ラッチ回路 ２１，７３，３０３ ＡＮＤ回路 ２２ ＯＲ回路 ３１，９１，９２，９３，９４，１３１ 多数決演算回
路ブロック ３２ アレイ ３３ ２進化回路 ７１ 被乗数入力部 ７２ 乗数入力部 ７３ 部分積生成部 ７５，７６，７７，３０１ 全加算器 ８０ 演算結果出力部 １３２，２０４，２０６ インバータ １３３，１３４，１３５ 入力部 １３６，１３７，１３８，２１１ 出力端子 ２０１，２０７ リセットスイッチ ２０２，２０９，２１２ キャパシタ ２０３ 信号転送スイッチ ２０５ センスアンプ ２０８，２１０ リセット電源 ３０２ 半加算器 ４０１ 並列演算回路ブロック ４０３ スイッチ ５０１，５０２，５０３ 重みづけ入力端子 １４０１ アンテナ １４０２ 増幅部 １４０３ 相関演算部 １４０４ Ａ／Ｄ変換部 １４０５ 判定部 １４０６ 検波部 ２００１ カード型送受信部
ｂｅｒ ｄｅｔｅｃｔｏｒ １２，７８，７９ ラッチ回路 ２１，７３，３０３ ＡＮＤ回路 ２２ ＯＲ回路 ３１，９１，９２，９３，９４，１３１ 多数決演算回
路ブロック ３２ アレイ ３３ ２進化回路 ７１ 被乗数入力部 ７２ 乗数入力部 ７３ 部分積生成部 ７５，７６，７７，３０１ 全加算器 ８０ 演算結果出力部 １３２，２０４，２０６ インバータ １３３，１３４，１３５ 入力部 １３６，１３７，１３８，２１１ 出力端子 ２０１，２０７ リセットスイッチ ２０２，２０９，２１２ キャパシタ ２０３ 信号転送スイッチ ２０５ センスアンプ ２０８，２１０ リセット電源 ３０２ 半加算器 ４０１ 並列演算回路ブロック ４０３ スイッチ ５０１，５０２，５０３ 重みづけ入力端子 １４０１ アンテナ １４０２ 増幅部 １４０３ 相関演算部 １４０４ Ａ／Ｄ変換部 １４０５ 判定部 １４０６ 検波部 ２００１ カード型送受信部
Claims (41)
- 【請求項１】 複数の多ビットデータを加算する演算処
理装置であって、 該複数の多ビットデータの共通する桁同士を一括して加
算する第１の加算手段と、 該第１の加算手段による加算結果の総和を求める第２の
加算手段とを有することを特徴とする演算処理装置。 - 【請求項２】 前記第１の加算手段は、前記複数の多ビ
ットデータの各桁を独立に加算することを特徴とする請
求項１に記載の演算処理装置。 - 【請求項３】 前記第１の加算手段は、前記複数の多ビ
ットデータを、複数桁毎に加算することを特徴とする請
求項１に記載の演算処理装置。 - 【請求項４】 前記第２の加算手段は、前記第１の加算
手段の加算結果のうちで、桁の重複のない複数の加算結
果を合わせて１データとして、加算を行うことを特徴と
する請求項１に記載の演算処理装置。 - 【請求項５】 前記第１の加算手段は、前記複数の多ビ
ットデータの共通する桁の値を並列に入力し、該値が１
である入力の個数を検出して２進表現で出力する検出手
段を有することを特徴とする請求項１に記載の演算処理
装置。 - 【請求項６】 少なくとも１つの前記個数検出手段に、
他の複数の前記個数検出手段の出力を入力することを特
徴とする請求項５に記載の演算処理装置。 - 【請求項７】 前記個数検出手段は、複数の多数決論理
演算手段を有することを特徴とする請求項５に記載の演
算処理装置。 - 【請求項８】 前記複数の多数決論理演算手段の少なく
とも１つが、複数の入力端子と、該複数の入力端子とス
イッチ手段を介して接続された複数の容量手段と、該複
数の容量手段が共通に接続されたセンスアンプとを有す
ることを特徴とする請求項７に記載の演算処理装置。 - 【請求項９】 前記複数の容量手段において、特定の容
量手段の容量を、他の容量手段の複数個分の容量とした
ことを特徴とする請求項８に記載の演算処理装置。 - 【請求項１０】 前記センスアンプの出力が、前記複数
の入力端子の少なくとも１つにフィードバック入力され
ることを特徴とする請求項８に記載の演算処理装置。 - 【請求項１１】 前記センスアンプの出力は、前記複数
の入力端子の少なくとも１つに、ラッチ手段を介して接
続されていることを特徴とする請求項８に記載の演算処
理装置。 - 【請求項１２】 前記複数の多ビットデータは符号を表
すフラグビットを含み、前記第１の加算手段は、前記複
数の多ビットデータの各桁をフラグビットも含めて独立
に加算することを特徴とする請求項１に記載の演算処理
装置。 - 【請求項１３】 前記複数の多ビットデータは、負の数
を２の補数により表すことを特徴とする請求項１２に記
載の演算処理装置。 - 【請求項１４】 前記複数の多ビットデータは、負の数
を１の補数により表すことを特徴とする請求項１２に記
載の演算処理装置。 - 【請求項１５】 前記第２の加算手段は、前記第１の加
算手段による異なる桁についての加算結果におけるそれ
ぞれの桁よりｎ（ｎ≧０）桁目の値を合わせて１データ
として、加算を行うことを特徴とする請求項１に記載の
演算処理装置。 - 【請求項１６】 前記第２の加算手段は、前記第１の加
算手段による各桁についての加算結果におけるそれぞれ
の桁よりｎ（ｎ≧０）桁目の値を合わせて１データとし
て、加算を行うことを特徴とする請求項１に記載の演算
処理装置。 - 【請求項１７】 前記ｎ桁目はそれぞれの桁についての
加算結果の最上位桁であることを特徴とする請求項１５
に記載の演算処理装置。 - 【請求項１８】 前記第１の加算手段は、加算結果を最
上位桁から順次出力することを特徴とする請求項１７に
記載の演算処理装置。 - 【請求項１９】 前記第２の加算手段は、前記第１の加
算手段による１部の桁についての加算と並行して、前記
第１の加算手段によって既に実行された他の１部の桁に
ついての加算結果を用いて加算を実行することを特徴と
する請求項１に記載の演算処理装置。 - 【請求項２０】 前記第２の加算手段は、前記第１の加
算手段によって実行された加算結果同士を加算すること
を特徴とする請求項１９に記載の演算処理装置。 - 【請求項２１】 前記第２の加算手段は、前記第１の加
算手段によって実行された加算結果を、前記第２の加算
手段によって既に実行された加算結果に加算することを
特徴とする請求項１９に記載の演算処理装置。 - 【請求項２２】 複数の多ビットデータを乗算する演算
処理装置であって、 該複数の多ビットデータの部分積を生成する部分積生成
手段と、 該部分積生成手段で生成された複数の部分積の共通する
桁同士を一括して、各桁を独立に加算する第１の加算手
段と、 該第１の加算手段による加算結果の総和を求める第２の
加算手段とを有することを特徴とする演算処理装置。 - 【請求項２３】 前記部分積生成手段が、第１の多ビッ
トデータの各ビットと、第２の多ビットデータの特定の
１ビットとの部分積を同時に生成することを特徴とする
請求項２２に記載の演算処理装置。 - 【請求項２４】 前記部分積生成手段が、 前記第１の多ビットデータの各ビットを並列に入力する
入力手段と、 該入力手段からの入力を、前記第２の多ビットデータの
各ビットの値に応じてオン・オフするスイッチ手段とを
有することを特徴とする請求項２３に記載の演算処理装
置。 - 【請求項２５】 前記部分積生成手段が、ゲート電極を
共通化した複数のトランジスタを有することを特徴とす
る請求項２２に記載の演算処理装置。 - 【請求項２６】 前記部分積生成手段が、複数のＡＮＤ
回路を有することを特徴とする請求項２２に記載の演算
処理装置。 - 【請求項２７】 前記第２の加算手段が、前記第１の加
算手段による異なる桁についての加算結果におけるそれ
ぞれの桁よりｎ（ｎ≧０）桁目の値を合わせて１データ
として、加算を行うことを特徴とする請求項２２に記載
の演算処理装置。 - 【請求項２８】 前記第２の加算手段が、前記第１の加
算手段による１部の桁についての加算と並行して、前記
第１の加算手段によって既に実行された他の１部の桁に
ついての加算結果を用いて加算を実行することを特徴と
する請求項２２に記載の演算処理装置。 - 【請求項２９】 複数の多ビットデータを加算する演算
方法であって、 該複数の多ビットデータの共通する桁同士を一括して加
算する第１の加算工程と、 該第１の加算工程による加算結果の総和を求める第２の
加算工程とを有することを特徴とする演算方法。 - 【請求項３０】 前記第２の加算工程においては、前記
第１の加算工程の加算結果のうちで、桁の重複のない複
数の加算結果を合わせて１データとして、加算を行うこ
とを特徴とする請求項２９に記載の演算方法。 - 【請求項３１】 前記複数の多ビットデータは符号を表
すフラグビットを含み、前記第１の加算工程では、前記
複数の多ビットデータの各桁をフラグビットも含めて独
立に加算することを特徴とする請求項２９に記載の演算
方法。 - 【請求項３２】 前記第２の加算工程では、前記第１の
加算工程での異なる桁についての加算結果におけるそれ
ぞれの桁よりｎ（ｎ≧０）桁目の値を合わせて１データ
として、加算を行うことを特徴とする請求項２９に記載
の演算方法。 - 【請求項３３】 前記第１の加算工程における１部の桁
についての加算と並行して、前記第１の加算工程におい
て既に実行された他の１部の桁についての加算結果を用
いて前記第２の加算工程における加算を実行することを
特徴とする請求項２９に記載の演算方法。 - 【請求項３４】 複数の多ビットデータを乗算する演算
方法であって、 前記複数の多ビットデータの部分積を生成する部分積生
成工程と、 該部分積生成工程で生成された複数の部分積の共通する
桁同士を一括して加算する第１の加算工程と、 該第１の加算工程による加算結果の総和を求める第２の
加算工程とを有することを特徴とする演算方法。 - 【請求項３５】 前記第２の加算工程においては、前記
第１の加算工程の加算結果のうちで、桁の重複のない複
数の加算結果を合わせて１データとして、加算を行うこ
とを特徴とする請求項３４に記載の演算方法。 - 【請求項３６】 前記第２の加算工程では、前記第１の
加算工程での異なる桁についての加算結果におけるそれ
ぞれの桁よりｎ（ｎ≧０）桁目の値を合わせて１データ
として、加算を行うことを特徴とする請求項３４に記載
の演算方法。 - 【請求項３７】 前記第１の加算工程における１部の桁
についての加算と並行して、前記第１の加算工程におい
て既に実行された他の１部の桁についての加算結果を用
いて前記第２の加算工程における加算を実行することを
特徴とする請求項３４に記載の演算方法。 - 【請求項３８】 データを入力する入力手段と、 データを記憶する記憶手段と、 該記憶手段に記憶されたデータと前記入力手段より入力
されたデータとを、所定の処理手順で処理する処理手段
と、 該処理手段の処理結果を出力する出力手段とを有し、 前記処理手段が、 複数の多ビットデータの共通する桁同士を一括して加算
する第１の加算手段と、 該第１の加算手段による加算結果の総和を求める第２の
加算手段とを具え、 複数の多ビットデータの加算を実行することを特徴とす
るデータ処理装置。 - 【請求項３９】 前記処理手段が、更に、複数の多ビッ
トデータの部分積を生成する部分積生成手段を具え、該
部分積生成手段の生成した部分積を、前記第１、第２の
加算手段を用いて加算することにより、多ビットデータ
同士の乗算を実行することを特徴とする請求項３８に記
載のデータ処理装置。 - 【請求項４０】 前記入力手段は信号を入力し、前記記
憶手段は重み係数を記憶し、前記処理手段は、入力され
た信号に重み係数を乗じて累算することを特徴とする請
求項３８に記載のデータ処理装置。 - 【請求項４１】 前記入力手段は多ビット符号を入力
し、前記記憶手段は多ビット符号を予め記憶し、前記処
理手段は、入力された多ビット符号と記憶された多ビッ
ト符号との相関量を計算し、計算された相関量に基づい
て入力された多ビット符号を復調することを特徴とする
請求項３８に記載のデータ処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/630,742 US5978827A (en) | 1995-04-11 | 1996-04-10 | Arithmetic processing |
| KR1019960010745A KR100359965B1 (ko) | 1995-04-11 | 1996-04-10 | 프로세서와이의연산방법 및 데이타프로세서 |
| JP08954196A JP3658079B2 (ja) | 1995-04-11 | 1996-04-11 | 演算処理装置及びデータ処理装置 |
| CN96102871A CN1129066C (zh) | 1995-04-11 | 1996-04-11 | 处理器及其运算方法以及数据处理器 |
| EP96302538A EP0741354B1 (en) | 1995-04-11 | 1996-04-11 | Multi-operand adder using parallel counters |
| DE69632978T DE69632978T2 (de) | 1995-04-11 | 1996-04-11 | Multi-Operand-Addierer, der Parallelzähler benutzt |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-85255 | 1995-04-11 | ||
| JP8525595 | 1995-04-11 | ||
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