KR920007505B1 - 신경회로망을 이용한 곱셈기 - Google Patents

Abstract

내용 없음.

Description

신경회로망을 이용한 곱셈기

본 발명은 디지탈 곱셈기에 관한 것으로, 특히 회로구성의 간략화 및 수행속도의 향상을 위해 신경회로망을 이용한 디지탈 곱셈기에 관한 것이다.

최근, 폰 노이만 아키텍쳐를 갖는 현재의 디지탈 콤퓨터로는 그 처리속도의 비약적인 발전에도 불구하고 종합적인 판단이나 기능이 요구되는 작업에는 매우 부적절하다는 사실들이 점차 인식되고 있다. 인간의 두뇌는 데이터를 연상기억(associative memory)과 병렬방식으로 처리하는 것으로 알려져 있으며 부분적으로 정보로부터 인식과 기억이 가능하다. 이러한 사람 두뇌의 병렬처리방식과 연상기억을 모방하여 콤퓨터를 동작시키려고 하는 소위 뉴럴 콤퓨터(neural computer)의 구현을 위한 광범위한 연구가 전세계적으로 진행되고 있다.

1982년 J.J. Hopfield는 인간두뇌의 연상기억처리방식을 본따서 신경회로모델(neural network model)을 제안하고 신경망을 아날로그회로로 대체하고 VLSI기술을 사용하여 하드웨어화할 수 있는 가능성을 제시하였다(J.J. Hopfield, Proc. Natl. Acad. Scir. U.S.A., Vol. 79, pp2544~2558, April 1982).

또한, 1986년 J.J. Hopfield는 최적화 문제를 풀기 위한 모델을 제사하면서 A/D 변화기를 예로들어 설명하였다(D.W. Tank and J.J. Hopfield. IEEE Transactions on circnits and Systems, Vol. CAS-33, No. 5, May 1986). 그러나, 상기 A/D변환회로는 국부최소값(Local Minima)이 두개가 생겨 회로가 불안정하게 되는 문제점을 가지고 있는 것이 지적되었으며 따라서 회로를 안정화시키기 위해서는 별도의 보정회로를 추가로 설계하지 않으면 안되었다.

한편, 디지탈 곱셈기(Digital Multiplier)는 2진 피승수(multiplicnad)를 2진 승수(multiplier)의 각 디지트로 반복 승산하고 이 승산결과의 부분곱 결과치들을 곱셈기의 각 디지트에 대응하여 가산처리함으로써 최종 승산결과치를 얻는 알고리즘을 수행한다. 여기서 2진 N비트의 피승수(multiplicnad)를 2진 N비트의 승수로 곱한 승산결과치는 2N비트를 가지게 된다. 상술한 곱셈 알고리즘을 폰 노이만 방식, 즉, 논리로 직회로방식으로 구현하기 위해서 승수의 각 디지트에 따라 피승수로 쉬프트레지스터내에서 쉬프팅시켜가면서 단계적으로 부분곱을 구하고 이를 가산기를 통하여 누산레지스터에 저장하고 상기 누산레지스터에 저장된 전단계의 부분곱을 다음단계의 부분곱 가산기에서 누산시켜 감으로써 최종 승산결과를 얻는 시리얼곱셈기와, 각 단계별 부분곱을 병렬처리하여 동시에 가산함으로써 최종승산결과를 얻는 병렬곱셈기의 구성이 소개되어 있다.

상기 시리얼곱셈기는 승산처리속도가 느리고 병렬곱셈기는 시리얼 곱셈기에 비해 승산처리속도는 빠르나 회로구성이 복잡하여 집적회로 구현시 많은 면적을 차지하게 되는 결점을 가지고 있다.

본 발명의 목적은 회로구성이 간략하고 수행속도가 매우 빠른 디지탈 곱셈기를 제공하는데 있다.

본 발명의 다른 목적은 새로운 단방향 궤환형 신경회로망을 이용한 디지탈곱셈기를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 2진 N비트 피승수를 2진 N비트 승수로 곱하는 디지탈곱셈기에 있어서, 상기 피승수를 승수의 각 디지트로 곱한 부분곱을 구하고 구한 부분곱 결과치를 상기 곱셈기의 각 디지트에 대응하여 배치하기 위한 복수의 부분곱수단들과, 상기 곱셈기의 최하위 디지트를 제외한 각 디지트에 대응한 상기 부분곱 결과치와 하위디지트에서 전파된 캐리를 병렬입력하여 이들 중 ＂1＂의 갯수를 계수하고 계수치의 최하위비트를 그 디지트의 최종 곱셈결과치로 제공하고 나머지 비트들을 상위 디지트의 캐리로 전파시키기 위한 복수의 1's 카운터들을 구비하여서 된 것을 특징으로 한다.

상기 1's 카운터는 다음 입출력 전달함수

로 정의되는 단방향 궤환형 신경회망으로 구성한 것을 특징으로 한다. 여기서 Vj는 입력전압, Vk는 출력전압, Tij는 j번째 입력과 i번째 뉴런과의 상호연결세기이며 가중치 ＂1＂로 일정하고, Tik는 k번째 출력의 i번째 뉴런에 피드백되는 상호연결세기이며 그 값은 k-1

으로 결정된다. 상기 전달함수의 식에서 1-2^k-1은 i번째 뉴런의 바이어싱 연결세기를 나타낸다.

본 발명의 바람직한 실시예에서 상술한 연결세기는 MOS트랜지스터의 콘덕턴스의 크기로 설정하고 Tij 및 1은 PMOS로, Tik 및 2^1-1은 NMOS로 구성한다.

첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.

일반적으로 종이와 연필을 이용한 계산에 있어서는 곱하려고 하는 두수의 곱항을 순서대로 나열해 놓은 후 각각의 자리수에 해당하는 모든 곱항을 한번 더하고 이때 발생하는 여러개의 출력캐리를 모두 다음단에 더해준다. 즉 원하는 갯수의 입력과 그에 따른 한 자리수 이상의 캐리출력을 얻을 수 있는 가산기만 구성할 수 있다면 각 자리에 있어서 곱항을 더하는 것과 캐리넘김을 일괄적으로 처리하여 보다 빠른 수행속도를 기대할 수 있는 것이다. 예컨대 5×5 디지탈 곱셈기의 이진수곱셈에 대해 종이와 연필을 이용한 계산방식을 적용하여 승산할 경우 다음과 같이 곱셈과정을 나타낼 수 있다.

단, 각 경우에 있어서의 캐리발생을 모두 고려하기 위해 모든 입력이 1인 경우를 고려하였다.

상기 곱셈과정에서 나타난 바와 같이 각각의 곱항과 전번 두단에서 올라온 캐리와의 합에 의해 발생한 2-bit의 2진수 캐리가 다음단에 더해지고 캐리발생후 남은 값이 최종 출력이 된다. 가장 많은 갯수의 입력이 더해지는 비트는 최종 곱셈결과의 LSD로부터 5번째 디지트인 P₄단으로서 총 7개의 값(1, 1, 1, 1, 1, 1, 0)이 더해진다. P₄단을 고려함으로 7개의 입력의 ＂1＂의 수를 세는 1's가 카운터회로가 필요함을 알수 있다. 나머지단은 각단에서 더해지는 입력이 캐리를 계산하여 각 경우에 해당하는 1's 카운터회로를 구성하여 회로면적을 최소화시킬 수 있음을 유의하여야 한다.

제1도는 상술한 5×5디지탈곱셈기에 사용하기 위해 단방향 궤환형 신경회로망에 의한 7 to 3 1's 카운터의 일 실시회로도이다. 제1도에서 1's 카운터의 입력단자들(IN1~IN7)은 증폭기(또는 neuron)(U1~U3)의 입력라인(L1~L3) PMOS 트랜지스터들의 게이트전극에 각각 연결되고 이 PMOS 트랜지스터들의 각 소오스전극에는 제1전원전압(V_no)이 가해지면 각 드레인전극은 하위비트의 입력라인에는 상위비트의 가중치가 피드백용 NMOS 트랜지스터의 콘덕턴스값으로 피드백되어진다. 이에 비하여 모든 MOS 트랜지스터의 기하학적 형상비, 즉 채널폭대 채널길이(W/L)의 비는 MOS 트랜지스터의 콘덕턴스를 특정화시킬 수 있다.

고정된 채널길이(L)에 대해 콘덕턴스는 채널폭(W)에 비례하게 된다. 콘덕턴스값 1은 PMOS의 채널길이(L) 2㎛에 채널폭(W) 5㎛의 경우를 나타낸다. NMOS에서는 W/L=2㎛/2㎛의 경우를 나타낸다. 따라서 PMOS 및 NMOP의 콘덕턴스값이 동수일 때에는 NMOS의 콘덕턴스가 우세로 된다.

제1도의 도면에 도시한 NMOS 트랜지스터의 각 수치 1,2,4는 트랜지스터의 형상비 W/L 값이 각각 2/2, 4/2, 8/2인 경우의 콘덕턴스값을 나타낸다. 따라서 각 입력라인(L1~L3)의 총 콘덕턴스는 PMOS의 콘덕턴스와 NMOS의 콘덕턴스의 차로 결정되고 그 차가 양수이면 증폭기의 출력은 ＂1＂상태로 되고 음수이면 ＂0＂상태로 된다. 각 증폭기의 출력은 인버터를 통하여 반전되어 1's 카운터의 출력단자(OUT1~OUT3)에 각각 가해지게 된다. 따라서 1's 카운터의 입출력 전달함수는

의 단방향 궤환형 신경회로모델에 따르게 된다.

여기서 Vj는 입력전압, Vk는 출력전압, Tij는 j번째 입력과 i번째 증폭기의 입력라인과의 상호연결세기로 본 실시예에서는 Tij는 1의 일정값을 가진다. Tik는 k번째 증폭기의 출력이 i번째 증폭기의 입력라인에 피드백되는 상호연결세기로, 본 실시예에서는

의 값을 가진다. 상기식에서 1-2^1-1은 j번째 증폭기의 입력라인의 바이어싱 연결세기를 나타낸다. 따라서 제1도의 7 to 3 1's 카운터의 상기식에 의해 입력라인(IN1~IN7)에 가해지는 1의 수에 따른 출력상태를 살펴보면, 먼저 모든 입력단자에 ＂0＂가 일벽될 때 모든 PMOS는 턴온되므로 증폭기의 입력라인의 총 콘덕턴스는 양의 값을 갖게 되므로 증폭기(U1~U3)의 출력은 ＂1＂상태로 되고 출력라인(OUT1~OUT3)의 값은 모두 ＂0＂상태로 되게 된다. 한편 모든 입력단자에 ＂1＂이 입력되면 모든 PMOS는 턴오프되어 있으므로 증폭기의 입력라인의 총 콘덕턴스는 음의 값을 갖게 되므로 증폭기(U1~U3)의 출력은 ＂0＂상태로 되고 출력단자(OUT1~OUT3)의 값은 모두 ＂1＂상태로 되게 된다.

제2도 및 제3도는 상술한 7 to 3 1's 카운터의 입력파형도 및 출력파형도를 나타낸다.

제4도는 본 발명에 의한 바람직한 일 실시예인 5×5 디지탈곱셈기의 회로도이다. 제4도에서는 전술한 곱셈과정에서 부분곱항들은 각각 AND게이트(G1~G25)로 구성하고 각 캐리항은 7 to 3 1's 카운터(CT1~CT8)로 구성한 것이다.

곱셈기의 최하위디지트(LSD)(P₀)는 단순히 피승수의 최하위 비트인 A₀와 승수의 최하위 비트인 B₀의 곱을 수행하는 AND 게이트(G₁)으로 산출된다. 곱셈기의 P₁단은 A₀×B₁, A₁×B₀을 각각 수행하는 AND 게이트(G2, G3)의 각 출력을 병렬 입력하는 1's 카운터(CT1)의 LSB로 산출된다. 곱셈기의 P₂단은 A₀×B₂, A₁×B₁, A₂×B₀를 각각 수행하는 AND 게이트(G4~G6)의 각 출력과 상기 1's 카운터(CT1)의 두번째 비트를 병렬 입력하는 1's 카운터(CT2)의 LSB로 산출된다. 곱셈기의 P₃단은 A₀×B₃, A₁×B₂, A₂×B₁, A₂×B₀를 각각 수행하는 AND 게이트(G7~G10)의 각 출력과 상기 1's 카운터(CT2)의 두번째 비트를 병렬 입력하는 1's 카운터(CT3)의 LSB로 산출된다.

곱셈기의 P₄단은 A₀×B₄, A₁×B₃, A₂×B₂, A₃×B₁, A₄×B₀를 각각 수행하는 AND 게이트(G11~G15)의 각 출력과, 상기 1's 카운터(CT2)의 MSB와, 상기 1's 카운터(CT3)의 두번째 비트를 병렬 입력하는 1's 카운터(CT4)의 LSB로 산출된다. 곱셈기의 P₅단은 A₁×B₄, A₂×B₃, A₃×B₂, A₄×B₁을 각각 수행하는 AND 게이트(G16~G1)의 각 출력과, 상기 1's 카운터(CT3)의 MSB와, 상기 1's 카운터(CT4)의 두번째 비트를 병렬 입력하는 1's 카운터(CT5)의 LSB로 산출된다. 곱셈기의 P₆단은 A₁×B₄, A₃×B₃, A₄×B₂를 각각 수행하는 AND 게이트(G20~G22)의 각 출력과, 상기 1's 카운터(CT4)의 MSB와, 상기 1's 카운터(CT5)의 두번째 비트를 병렬 입력하는 1's 카운터(CT6)의 LSB로 산출된다. 곱셈기의 P₇은 A₃×B₄, A₄×B₃을 각각 수행하는 AND 게이트(G23, G24)의 각 출력과, 상기 1's 카운터(CT5)의 MSB와 상기 1's 카운터(CT6)의 두번째 비트를 병렬 입력하는 1's 카운터(CT7)의 LSB로 산출된다.

곱셈기의 P₈단 및 P₉단은 A₄×B₄를 수행하는 AND 게이트(G25)의 출력과, 상기 1's 카운터(CT6)의 MSB, 상기 1's 카운터(CT7)의 두번째 비트 및 MSB를 병렬 입력하는 1's 카운터(CT8)의 LSB 및 두번째 비트로 각각 산출된다.

이상과 같이 본 발명에서는 AND 게이트와 단방향 궤환형 신경회로망을 이용한 1's 카운터만으로 디지탈 곱셈기를 구성함으로써 보다 회로구성을 간략화할 수 있고 보다 빠른 수행속도를 기대할 수 있다.

상술한 실시예에서는 1's 카운터의 회로설계에 각 증폭기의 입력라인에 있어서 PMOS와 NMOS의 총 콘덕턴스의 차가 동수일 때 NMOS가 우세하도록 트랜지스터의 형상비 W/L를 5/2 : 2/2로 하였으나, 바이어스용 PMOS를 제거하고 트랜지스터의 형상비를 6/2 : 2/2로 하여 PMOS와 NMOS의 총 콘덕턴스의 차가 동수일 때 PMOS가 우세하도록 설계하여도 마찬가지 결과를 얻을 수 있음을 유의하여야 한다.

또한, 본 명세서에서 5×5 디지탈곱셈기를 예를들어 설명하였으나 본 발명은 N×N디지탈곱셈기의 확장도 가능하다. 예컨대, 12×12 디지탈곱셈기에서는 144개의 AND 개이트와, 10개의 15 to 4 1's 카운터로 구성할 수 있음을 유의하여야 한다.

Claims (12)

1. 2진 N비트 피승수를 2진 N비트 승수로 곱하는 디지탈 곱셈기에 있어서, 상기 피승수를 승수의 각 디지트로 곱한 부분곱을 이들 부분곱결과치를 상기 곱셈기의 각 디지탈에 대응하여 배치하기 위한 복수의 부분곱수단들과; 그리고 상기 곱셈기의 LSD를 제외한 각 디지트에 대응한 상기 부분곱결과치에 하위 디지트에서 전파된 캐리를 병렬 입력하여 이들 중 ＂1＂의 갯수를 계수하고 이 계수치의 LSB를 그 디지트의 최종 곱셈결과치로 제공하고 나머지 비트들을 상위 디지트의 캐리로 전파시키기 위한 복수의 1's 카운터를 구비한 것을 특징으로 하는 디지탈곱셈기.
2. 제1항에 있어서, 상기 1's 카운터는 다음 입출력 전달함수

   

   로 정의되는 단방향 궤환형 신경회로망으로 구성한 것을 특징으로 하는 디지탈곱셈기.
3. 제2항에 있어서, 상기 1's 카운터는 복수의 병렬 입력에 따라 복수의 증폭기의 각 입력라인에 일정 연결세기로 제1전원전압을 결합하기 위한 PMOS트랜지스터들; 상기 복수의 증폭기의 각 입력라인에 상위 출력비트의 증폭기의 출력에 따라 그 출력의 2진 가중치의 연결세기로 제2전원전압을 결합하기 위한 NMOS트랜지스터들; 상기 복수의 증폭기의 각 입력라인에 제1전원전압에 의해 그 증폭기의 2진 가중치의 연결세기로 제2전원전압을 결합하기 위한 NMOS트랜지스터 및 제2전원전압에 의해 일정연결세기로 제1전원전압을 결합하기 위한 PMOS트랜지스터를 구비한 것을 특징으로 하는 디지탈 곱셈기.
4. 제3항에 있어서, 상기 제1전원전압은 MOS트랜지스터의 V_DD구동전압이고, 상기 제2전원전압은 그라운드 레벨의 OV인 것을 특징으로 하는 디지탈곱셈기.
5. 제4항에 있어서, 상기 증폭기의 입력라인에 대한 PMOS트랜지스터의 콘덕턴스의 총합과 NMOS트랜지스터의 총합이 동수일때에는 NMOS트랜지스터의 콘덕턴스가 큰 것을 특징으로 하는 디지탈곱셈기.
6. 제5항에 있어서, 상기 PMOS트랜지스터의 기하학적 형상비는 5㎛/2㎛이고 기본 NMOS트랜지스터의 기하학적 형상비는 2㎛/2㎛인 것을 특징으로 하는 디지탈곱셈기.
7. 제3항에 있어서, 상기 증폭기는 직렬로 접속된 두개의 CMOS인버터로 구성한 것을 특징으로 하는 디지탈곱셈기.
8. 제7항에 있어서, 상기 증폭기의 출력은 CMOS인버터를 통하여 출력단자에 가해지는 것을 특징으로 하는 디지탈곱셈기.
9. 제1항에 있어서, 상기 1's 카운터는 다음 입출력전달함수

   

   로 정의되는 단방향 궤환형 신경회로망으로 구성한 것을 특징으로 하는 디지탈곱셈기.
10. 제9항에 있어서, 상기 1's 카운터는 복수의 병렬입력에 따라 복수의 증폭기의 각 입력라인에 일정연결세기로 제1전원전압을 결합하기 위한 PMOS트랜지스터들; 상기 복수의 증폭기의 각 입력라인에 상위 출력비트의 증폭기의 출력에 따라 그 출력의 2진 가중치의 연결세기로 제2전원전압을 결합하기 위한 NMOS트랜지스터들; 그리고 상기 복수의 증폭기의 각 입력라인에 제1전원전압에 의해 그 증폭기의 2진 가중치의 연결세기로 제2전원전압을 결합하기 위한 NMOS트랜지스터를 구비한 것을 특징으로하는 디지탈곱셈기.
11. 제10항에 있어서, 상기 제1전원전압은 MOS트랜지스터의 V_DD구동전압이고, 상기 제2전원전압은 그라운드레벨의 OV인 것을 특징으로 하는 디지탈곱셈기.
12. 제11항에 있어서, 상기 증폭기의 입력라인에 대한 PMOS트랜지스터의 콘덕턴스의 총합과 NMOS트랜지스터의 콘덕턴스의 총합이 동수일때에는 PMOS트랜지스터의 콘덕턴스가 큰 것을 특징으로 하는 디지탈곱셈기.

    [도 1]

    

    [도 2]

    

    [도 3]

    

    [도 4]

    

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