JPH0289130A - ２進計算回路 - Google Patents
２進計算回路Info
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- JPH0289130A JPH0289130A JP63238613A JP23861388A JPH0289130A JP H0289130 A JPH0289130 A JP H0289130A JP 63238613 A JP63238613 A JP 63238613A JP 23861388 A JP23861388 A JP 23861388A JP H0289130 A JPH0289130 A JP H0289130A
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- 230000000295 complement effect Effects 0.000 claims abstract description 61
- 230000005540 biological transmission Effects 0.000 claims abstract description 33
- 238000010586 diagram Methods 0.000 description 10
- 238000007792 addition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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- G06F7/52—Multiplying; Dividing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4812—Multiplexers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、２進デイジツト、即ち、ビットにより計算を
行なう２進計算回路、特に、加算器、乗算器、除算器、
アキュムレータ（累算器）等の２進電子システムを実現
するのに適用できる２進計算回路に関する。
行なう２進計算回路、特に、加算器、乗算器、除算器、
アキュムレータ（累算器）等の２進電子システムを実現
するのに適用できる２進計算回路に関する。
［従来の技術］
１９８５年１０月７〜１０日に米国ニューヨークにて発
表された文献「プロシーデインゲス・オブ・ジ・ＩＥＥ
Ｅインターナショナル・コンフエランス・オン・コンピ
ュータ・デザイン」の第３５９〜３６２ページのニス・
ステインレチャナ著ｒＶＬＳＩイン・コンピュータ」や
、本願出願人による１９８７年３月１８日出願のフラン
ス特許出願第８７０３７５８号（本ｍ出願人による特願
昭６３−６３７４２号に対応）は、以下の構成要素を有
する少なくとも１つのセルから構成される形式の２進計
算回路を開示している。すなわち、このセルは、 第１入力信号（Ａ ｉ ）を受ける１ビットの第１入力
端と、 第２入力信号（Ｂｉ）を受ける１ビットの第２入力端と
。
表された文献「プロシーデインゲス・オブ・ジ・ＩＥＥ
Ｅインターナショナル・コンフエランス・オン・コンピ
ュータ・デザイン」の第３５９〜３６２ページのニス・
ステインレチャナ著ｒＶＬＳＩイン・コンピュータ」や
、本願出願人による１９８７年３月１８日出願のフラン
ス特許出願第８７０３７５８号（本ｍ出願人による特願
昭６３−６３７４２号に対応）は、以下の構成要素を有
する少なくとも１つのセルから構成される形式の２進計
算回路を開示している。すなわち、このセルは、 第１入力信号（Ａ ｉ ）を受ける１ビットの第１入力
端と、 第２入力信号（Ｂｉ）を受ける１ビットの第２入力端と
。
キャリーイン信号（Ｒｉ−１Ｓ）を受ける１ビットのキ
ャリーイン入力端と、 これら第１及び第２入力信号から、排他的オア信号（Ａ
ｉ（÷）Ｂ ｉ ）及びその相補信号（／［Ａｉ（すＢ
ｉｌ）を発生する第１手段と（／は、相補を意味する）
、 キャリーイン信号（Ｒｉ−１Ｓ）及び排他的オア信号（
Ａ ｉ （＋）Ｂ ｉ ）間の排他めオア機能を実行し
て、その結果の信号を発生する第２手段と、排他的オア
信号（Ａｉ（＋）Ｂｉ）及びその相補信号（／ ［Ａ
ｉ （＋）Ｂ ｉ ］ ）により制御され、一方がキャ
リーイン信号（Ｒｉ−１Ｓ）を通過させ、他方が２つの
入力信号（Ａ ｉ、 Ｂ ｉ ）の一方又は他方を通
過させる２個の伝送ゲートにより、伝送機能を実行して
、キャリーアウト信号（ＲｉＳ）を発生する第３手段と
を具えている。
ャリーイン入力端と、 これら第１及び第２入力信号から、排他的オア信号（Ａ
ｉ（÷）Ｂ ｉ ）及びその相補信号（／［Ａｉ（すＢ
ｉｌ）を発生する第１手段と（／は、相補を意味する）
、 キャリーイン信号（Ｒｉ−１Ｓ）及び排他的オア信号（
Ａ ｉ （＋）Ｂ ｉ ）間の排他めオア機能を実行し
て、その結果の信号を発生する第２手段と、排他的オア
信号（Ａｉ（＋）Ｂｉ）及びその相補信号（／ ［Ａ
ｉ （＋）Ｂ ｉ ］ ）により制御され、一方がキャ
リーイン信号（Ｒｉ−１Ｓ）を通過させ、他方が２つの
入力信号（Ａ ｉ、 Ｂ ｉ ）の一方又は他方を通
過させる２個の伝送ゲートにより、伝送機能を実行して
、キャリーアウト信号（ＲｉＳ）を発生する第３手段と
を具えている。
［発明が解決しようとするａＭ］
この先願の特許出願に記載された実施例において、排他
的オア信号（Ａｉ（÷）Ｂ ｉ ）及びその相補信号（
／ ［Ａｉ（＋）Ｂｉｌ ）の制御下で、伝送ゲートを
構成するトランジスタのドレインにキャリーイン信号（
Ｒｉ−１Ｓ）を供給する（なお、（÷）は、排他的オア
な表わす）、これにより、キャリーアウト信号（ＲｉＳ
）の計算期間中に時間損失が生じる。よって、加算器及
び／又は減算器モジュールとして並列に組織化された複
数のセルから構成される回路において、伝搬されたキャ
リーにより。
的オア信号（Ａｉ（÷）Ｂ ｉ ）及びその相補信号（
／ ［Ａｉ（＋）Ｂｉｌ ）の制御下で、伝送ゲートを
構成するトランジスタのドレインにキャリーイン信号（
Ｒｉ−１Ｓ）を供給する（なお、（÷）は、排他的オア
な表わす）、これにより、キャリーアウト信号（ＲｉＳ
）の計算期間中に時間損失が生じる。よって、加算器及
び／又は減算器モジュールとして並列に組織化された複
数のセルから構成される回路において、伝搬されたキャ
リーにより。
キャリー伝搬時間の損失が生じる。
したがって０本発明の目的は、キャリー伝搬時間の損失
を改善した２進計算回路の提供にある。
を改善した２進計算回路の提供にある。
［問題点を解決するための手段及び作用］本願出願人は
、第２入力信号（Ｂｉ）とキャリーイン信号（Ｒｉ−１
Ｓ）との役割を交換し、この交換によって得た中間変数
を用いて、キャリーアウト信号（ＲｉＳ）を計算するこ
とにより、かかる並列接続したセルのキャリー伝搬遅延
が大幅に減ることを認めた。排他的オア信号（Ａｉ（÷
）Ｒｉ−１Ｓ）により通過するキャリーイン信号（Ｒｉ
−１Ｓ）！伝送ゲートのトランジスタのグリッド（＄制
御ｗｔｌｌ）に直接供給する。これら伝送ゲートは、排
他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）及びその相補信
号（／ ［Ａｉ（＋）Ｒｉ−１Ｓ］）により制御される
。
、第２入力信号（Ｂｉ）とキャリーイン信号（Ｒｉ−１
Ｓ）との役割を交換し、この交換によって得た中間変数
を用いて、キャリーアウト信号（ＲｉＳ）を計算するこ
とにより、かかる並列接続したセルのキャリー伝搬遅延
が大幅に減ることを認めた。排他的オア信号（Ａｉ（÷
）Ｒｉ−１Ｓ）により通過するキャリーイン信号（Ｒｉ
−１Ｓ）！伝送ゲートのトランジスタのグリッド（＄制
御ｗｔｌｌ）に直接供給する。これら伝送ゲートは、排
他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）及びその相補信
号（／ ［Ａｉ（＋）Ｒｉ−１Ｓ］）により制御される
。
より正確には１本発明は、以下の構成要件を有する少な
くとも１個のセルを具えた形式の２進計算回路を提供す
る。すなわち、このセルは、第１入力信号（Ａｉ）を受
ける１ビットの第１入力端と、 ｉＩ２入力信号（Ｂｉ）を受ける１ビットの第２入力端
と、 キャリーイン信号（Ｒｉ−１８）を受ける１ビットのキ
ャリーイン入力端とを有し、更に、第１入力信号及びキ
ャリーイン信号間の排他的オア信号（Ａｉ（＋）Ｒｉ−
１Ｓ）を発生すると共に、この信号（Ａｉ（＋）Ｒｉ−
１Ｓ）を反転して、その相補信号（／［Ａｉ（÷）Ｒｉ
−Ｉｓ］）を発生する第１手段と、 第１入力信号及びキャリーイン信号間の排他的オア信号
（Ａｉ（＋）Ｒｉ−１Ｓ）と第２入力信号（Ｂｉ）との
間の排他的オア機能を実行して、その結果の信号を発生
する第２手段と。
くとも１個のセルを具えた形式の２進計算回路を提供す
る。すなわち、このセルは、第１入力信号（Ａｉ）を受
ける１ビットの第１入力端と、 ｉＩ２入力信号（Ｂｉ）を受ける１ビットの第２入力端
と、 キャリーイン信号（Ｒｉ−１８）を受ける１ビットのキ
ャリーイン入力端とを有し、更に、第１入力信号及びキ
ャリーイン信号間の排他的オア信号（Ａｉ（＋）Ｒｉ−
１Ｓ）を発生すると共に、この信号（Ａｉ（＋）Ｒｉ−
１Ｓ）を反転して、その相補信号（／［Ａｉ（÷）Ｒｉ
−Ｉｓ］）を発生する第１手段と、 第１入力信号及びキャリーイン信号間の排他的オア信号
（Ａｉ（＋）Ｒｉ−１Ｓ）と第２入力信号（Ｂｉ）との
間の排他的オア機能を実行して、その結果の信号を発生
する第２手段と。
ゲートの一方が第１入力信号（Ａ ｉ ）を通過させ、
ゲートの他方が第２入力信号（Ｂｉ）を通過させ、第１
入力信号及びキャリーイン信号間の排他的オア信号（Ａ
ｉ（÷）Ｒｉ−１Ｓ）及びその相補信号（／［Ａｉ（÷
）Ｒｉ−Ｉｓ］）により制御される２個の伝送ゲートか
ら構成された伝送機能により、キャリーアウト信号（Ｒ
ｉＳ）を発生する第３手段を具えることを特徴にしてい
る。
ゲートの他方が第２入力信号（Ｂｉ）を通過させ、第１
入力信号及びキャリーイン信号間の排他的オア信号（Ａ
ｉ（÷）Ｒｉ−１Ｓ）及びその相補信号（／［Ａｉ（÷
）Ｒｉ−Ｉｓ］）により制御される２個の伝送ゲートか
ら構成された伝送機能により、キャリーアウト信号（Ｒ
ｉＳ）を発生する第３手段を具えることを特徴にしてい
る。
本発明の好適な実施例において、１１１、第２及び第３
手段は、本願出願人による上述の先願の特許出願の特許
請求の範囲の任意の請求項で夫々特定した第１、ｌＩ２
及び第３手段と同じように接続するが、１ビットの第２
入力（Ｂｉ）と１ビットのキャリーイン入力（Ｒｉ−１
Ｓ）とを交換する。
手段は、本願出願人による上述の先願の特許出願の特許
請求の範囲の任意の請求項で夫々特定した第１、ｌＩ２
及び第３手段と同じように接続するが、１ビットの第２
入力（Ｂｉ）と１ビットのキャリーイン入力（Ｒｉ−１
Ｓ）とを交換する。
更に、本発明は、可変オペランド（Ａ）から得た任意の
２進僅の第１ビット（Ａｉ）と、固定オペランド（Ｂ）
から得た既知の固定した２進値の第２ビット（Ｂｉ）と
を加算する少なくとも１個の基本セルから構成される形
式の２進計算回路も提供する。これは、各セルが、第１
入力信号及びキャリーイン信号間の排他的オア信号（Ａ
ｉ（＋）Ｒｉ−１Ｓ）を生じる第１モジュールと、キャ
リーアウト信号（ＲｉＳ）を発生する第２モジュールと
設具えることを特徴としている。なお、第２モジュール
は、ゲートの一方が第１入力信号（Ａ ｉ）を通過させ
、ゲートの他方が第２入力信号（Ｂ ｉ）を通過させ、
キャリーイン信号（Ｒｉ−１Ｓ）及びその相補信号（／
［Ｒｉ−１３１）の制御下で、２個の伝送ゲートから成
る伝送機能な実行することにより、キャリーアウト信号
（ＲｉＳ）を発生している。
２進僅の第１ビット（Ａｉ）と、固定オペランド（Ｂ）
から得た既知の固定した２進値の第２ビット（Ｂｉ）と
を加算する少なくとも１個の基本セルから構成される形
式の２進計算回路も提供する。これは、各セルが、第１
入力信号及びキャリーイン信号間の排他的オア信号（Ａ
ｉ（＋）Ｒｉ−１Ｓ）を生じる第１モジュールと、キャ
リーアウト信号（ＲｉＳ）を発生する第２モジュールと
設具えることを特徴としている。なお、第２モジュール
は、ゲートの一方が第１入力信号（Ａ ｉ）を通過させ
、ゲートの他方が第２入力信号（Ｂ ｉ）を通過させ、
キャリーイン信号（Ｒｉ−１Ｓ）及びその相補信号（／
［Ｒｉ−１３１）の制御下で、２個の伝送ゲートから成
る伝送機能な実行することにより、キャリーアウト信号
（ＲｉＳ）を発生している。
好適な実施例において、本発明による２進計算回路は、
複数のセルを具えており、ランク（ｉ）（Ｏｎｉｏｎ−
２）の各セルからのキャリーアウト信号（ＲｉＳ）をラ
ンクｉ＋１のセルの１ビット・キャリーイン入力（Ｒｉ
Ｓ）に供給する。Ｓ合良く、各セルは、固定オペランド
Ｂのビット値（Ｂｉ）にハード的に接続している。
複数のセルを具えており、ランク（ｉ）（Ｏｎｉｏｎ−
２）の各セルからのキャリーアウト信号（ＲｉＳ）をラ
ンクｉ＋１のセルの１ビット・キャリーイン入力（Ｒｉ
Ｓ）に供給する。Ｓ合良く、各セルは、固定オペランド
Ｂのビット値（Ｂｉ）にハード的に接続している。
特に、固定オペランド（Ｂ）のロジック値「０」のビッ
ト（Ｂｉ）に関連した各セルの第１モジュールは、以下
のように３対のトランジスタを具えている。すなわち、 逆極性の第１トランジスタ対は５ 第１トランジスタ及
び第２トランジスタを具えており、これら第１対の両ト
ランジスタのグリッドは、キャリーイン信号（Ｒｉ−１
Ｓ）を受けるように接続されており、正電圧（Ｖ）が第
１トランジスタのドレインに供給され、接地電圧が１２
）−ランジスタのソースに供給され、第１トランジスタ
のソースと第２トランジスタのドレインが第１ノードに
て相互接続される。
ト（Ｂｉ）に関連した各セルの第１モジュールは、以下
のように３対のトランジスタを具えている。すなわち、 逆極性の第１トランジスタ対は５ 第１トランジスタ及
び第２トランジスタを具えており、これら第１対の両ト
ランジスタのグリッドは、キャリーイン信号（Ｒｉ−１
Ｓ）を受けるように接続されており、正電圧（Ｖ）が第
１トランジスタのドレインに供給され、接地電圧が１２
）−ランジスタのソースに供給され、第１トランジスタ
のソースと第２トランジスタのドレインが第１ノードに
て相互接続される。
逆極性の第２トランジスタ対は、ｊＩｌトランジスタ及
び第２トランジスタを具えており、１１トランジスタの
ドレインは、キャリーイン信号（Ｒｉ−１Ｓ）を受ける
ように接続されており、第２トランジスタのソースは、
第１ノードに接続されており、両トランジスタのグリッ
ドは、可変オペランド（Ａ）からの第１入力信号（Ａｉ
）ｅ受けるように接続されており、第１トランジスタの
ソース及び第２トランジスタのドレインは、第２ノード
にて相互接続されている。
び第２トランジスタを具えており、１１トランジスタの
ドレインは、キャリーイン信号（Ｒｉ−１Ｓ）を受ける
ように接続されており、第２トランジスタのソースは、
第１ノードに接続されており、両トランジスタのグリッ
ドは、可変オペランド（Ａ）からの第１入力信号（Ａｉ
）ｅ受けるように接続されており、第１トランジスタの
ソース及び第２トランジスタのドレインは、第２ノード
にて相互接続されている。
逆極性の第３トランジスタ対は、１１トランジスタ及び
第２トランジスタを具えており、両トランジスタのソー
スは、第２ノードに接続されており、両トランジスタの
ドレインは、可変オペランド（Ａ）からの第１入力信号
（Ａｉ）を受けるように接続されており、第１トランジ
スタのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ）
を受けるように接続されており、第２トランジスタのグ
リッドは、第１ノードに接続されているので、可変オペ
ランド（Ａ）及びキャリーイン信号のビット間の排他的
オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）を第２ノードから得
られる。
第２トランジスタを具えており、両トランジスタのソー
スは、第２ノードに接続されており、両トランジスタの
ドレインは、可変オペランド（Ａ）からの第１入力信号
（Ａｉ）を受けるように接続されており、第１トランジ
スタのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ）
を受けるように接続されており、第２トランジスタのグ
リッドは、第１ノードに接続されているので、可変オペ
ランド（Ａ）及びキャリーイン信号のビット間の排他的
オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）を第２ノードから得
られる。
本発明の別の観点によれば、固定オペランド（Ｂ）のロ
ジック値「０」のピット（Ｂｉ）に関連した各セルの第
２モジュールは、逆極性の第４トランジスタ対と、単一
の第３トランジスタを具えている。
ジック値「０」のピット（Ｂｉ）に関連した各セルの第
２モジュールは、逆極性の第４トランジスタ対と、単一
の第３トランジスタを具えている。
これら逆極性の第４トランジスタ対は、第１トランジス
タ及び第２トランジスタを具えており。
タ及び第２トランジスタを具えており。
ｌＩｌトランジスタのグリッドは、キャリーイン信号（
Ｒｉ−１８）＆受けるように接続されており、第２トラ
ンジスタのグリッドは、相補キャリーイン信号（／［Ｒ
ｉ−１Ｓ］）ｒｔ受けるように接続されており、両トラ
ンジスタのドレインは、可変オペランド（Ａ）からの１
１に１入力付号（Ａ ｉ ）を受けるように接続されて
おり１両トランジスタのソースは、第３ノードに接続さ
れている。
Ｒｉ−１８）＆受けるように接続されており、第２トラ
ンジスタのグリッドは、相補キャリーイン信号（／［Ｒ
ｉ−１Ｓ］）ｒｔ受けるように接続されており、両トラ
ンジスタのドレインは、可変オペランド（Ａ）からの１
１に１入力付号（Ａ ｉ ）を受けるように接続されて
おり１両トランジスタのソースは、第３ノードに接続さ
れている。
また、単一の第３トランジスタは、Ｎチャンネル・トラ
ンジスタであり、そのソースは、接地されており、その
グリッドは、相補キャリーイン信号（／［Ｒｉ”ｌＳ］
）により利御され、そのドレインは、ＩＢ３ノードに接
続されている。第３ノードにて、キャリーアウト信号（
ＲｉＳ）が得られ、第４対の両トランジスタのソースと
第３トランジスタのドレインが相互接続している。
ンジスタであり、そのソースは、接地されており、その
グリッドは、相補キャリーイン信号（／［Ｒｉ”ｌＳ］
）により利御され、そのドレインは、ＩＢ３ノードに接
続されている。第３ノードにて、キャリーアウト信号（
ＲｉＳ）が得られ、第４対の両トランジスタのソースと
第３トランジスタのドレインが相互接続している。
本発明の別の観点によれば、固定オペランド（Ｂ）のロ
ジック値「１」のビット（Ｂｉ）に関連した各セルの第
１モジュールは、次のような３対のトランジスタを具え
ている。すなおち。
ジック値「１」のビット（Ｂｉ）に関連した各セルの第
１モジュールは、次のような３対のトランジスタを具え
ている。すなおち。
逆極性の第１トランジスタ対は、第１トランジスタ及び
第２トランジスタを具えており、これら第１対の両トラ
ンジスタのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ
）を受けるように接続されており、正電圧（Ｖ）が第１
トランジスタのドレインに供給され、接地電圧が第２ト
ランジスタのソースに供給され、第１トランジスタのソ
ースと第２トランジスタのドレインが第１ノードにて相
互接続される。
第２トランジスタを具えており、これら第１対の両トラ
ンジスタのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ
）を受けるように接続されており、正電圧（Ｖ）が第１
トランジスタのドレインに供給され、接地電圧が第２ト
ランジスタのソースに供給され、第１トランジスタのソ
ースと第２トランジスタのドレインが第１ノードにて相
互接続される。
逆極性の第２トランジスタ対は、第１トランジスタ及び
第２トランジスタを具えており、第１ト・ランジスタの
ドレインは、第１ノードに接続されており、第２トラン
ジスタのソースは、キャリーイン信号（Ｒｉ−１Ｓ）を
受けるように接続されており、両トランジスタのグリッ
ドは、可変オペランド（Ａ）からの第１入力付号（Ａｉ
）を受けるように接続されており、ＷＩｌトランジスタ
のソース及び第２トランジスタのドレインは、第２ノー
ドにて相互接続されている。
第２トランジスタを具えており、第１ト・ランジスタの
ドレインは、第１ノードに接続されており、第２トラン
ジスタのソースは、キャリーイン信号（Ｒｉ−１Ｓ）を
受けるように接続されており、両トランジスタのグリッ
ドは、可変オペランド（Ａ）からの第１入力付号（Ａｉ
）を受けるように接続されており、ＷＩｌトランジスタ
のソース及び第２トランジスタのドレインは、第２ノー
ドにて相互接続されている。
逆極性の第３トランジスタ対は、第１トランジスタ及び
第２トランジスタを具えており１両トランジスタのソー
スは、第２ノードに接続されており、両トランジスタの
ドレインは、可変オペランド（Ａ）からの第１入力付号
（Ａｉ）を受けるように接続されており、第１トランジ
スタのグリッドは、第１ノードに接続されており、第２
トランジスタのグリッドは、キャリーイン入力（Ｒｉ−
１Ｓ）を受けるように接続されているので、可変オペラ
ンド（Ａ）及びキャリーイン信号のビット間の排他的オ
ア信号（Ａｉ（÷）Ｒｉ−１Ｓ）ｔｔ第２ノードから得
られる。
第２トランジスタを具えており１両トランジスタのソー
スは、第２ノードに接続されており、両トランジスタの
ドレインは、可変オペランド（Ａ）からの第１入力付号
（Ａｉ）を受けるように接続されており、第１トランジ
スタのグリッドは、第１ノードに接続されており、第２
トランジスタのグリッドは、キャリーイン入力（Ｒｉ−
１Ｓ）を受けるように接続されているので、可変オペラ
ンド（Ａ）及びキャリーイン信号のビット間の排他的オ
ア信号（Ａｉ（÷）Ｒｉ−１Ｓ）ｔｔ第２ノードから得
られる。
本発明の更に別の観点によれば、固定オペランド（Ｂ）
のロジック値「１」のビット（Ｂ ｉ ）に関連した各
セルの１２モジュールは、逆極性の第４トランジスタ対
と、単一の第３トランジスタを具えている。
のロジック値「１」のビット（Ｂ ｉ ）に関連した各
セルの１２モジュールは、逆極性の第４トランジスタ対
と、単一の第３トランジスタを具えている。
これら逆極性の第４トランジスタ対は、第１トランジス
タ及び第２トランジスタを具えており、第１トランジス
タのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ）を受
けるように接続されており、第２トランジスタのグリッ
ドは、相補キャリーイン信号（／［Ｒｉ−１Ｓ１）を受
けるように接続されており、両トランジスタのドレイン
は、可変オペランド（Ａ）からの第１入力付号（Ａ ｉ
）を受けるように接続されており１両トランジスタの
ソースは、第３ノードに接続されている。
タ及び第２トランジスタを具えており、第１トランジス
タのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ）を受
けるように接続されており、第２トランジスタのグリッ
ドは、相補キャリーイン信号（／［Ｒｉ−１Ｓ１）を受
けるように接続されており、両トランジスタのドレイン
は、可変オペランド（Ａ）からの第１入力付号（Ａ ｉ
）を受けるように接続されており１両トランジスタの
ソースは、第３ノードに接続されている。
また、単一の第３トランジスタは、Ｐチャンネル・トラ
ンジスタであり、そのソースは、正電圧（Ｖ）を受け、
そのグリッドは、相補キャリーイン信号（／ ［Ｒｉ
−Ｉ Ｓ］ ）によりｉｌｌ＃され、そのドレインは、
第３ノードに接続されている。第３ノードにて、キャリ
ーアウト信号（ＲｉＳ）が得られ、第４対の両トランジ
スタのソースと第３トランジスタのドレインが相互接続
している。
ンジスタであり、そのソースは、正電圧（Ｖ）を受け、
そのグリッドは、相補キャリーイン信号（／ ［Ｒｉ
−Ｉ Ｓ］ ）によりｉｌｌ＃され、そのドレインは、
第３ノードに接続されている。第３ノードにて、キャリ
ーアウト信号（ＲｉＳ）が得られ、第４対の両トランジ
スタのソースと第３トランジスタのドレインが相互接続
している。
本発明は、ｎビットＢｎ−１，Ｂｎ−２、・・・ＢＯか
ら成る固定オペランドＢを、ビットＤｎ−１，Ｄｎ−２
、・・・ＤＯを有する任意の値のｎビットオペランドＤ
と乗算する並列・直列２進乗算器にも適用できる。この
乗算器は、乗算の部分的結果を蓄積するアキュムレータ
及びシフト・レジスタを具えている。このレジスタは、
入力端及び出力端を具えている。
ら成る固定オペランドＢを、ビットＤｎ−１，Ｄｎ−２
、・・・ＤＯを有する任意の値のｎビットオペランドＤ
と乗算する並列・直列２進乗算器にも適用できる。この
乗算器は、乗算の部分的結果を蓄積するアキュムレータ
及びシフト・レジスタを具えている。このレジスタは、
入力端及び出力端を具えている。
この形式の特定の乗算器は、フランス特許出願第８６１
３２２２号に開示されている。
３２２２号に開示されている。
本発明の他の特徴によれば、この乗算器は、２進計算回
路を更に含んでいる。
路を更に含んでいる。
この２通計算回路は、上述の如く、出力端、及びレジス
タの出力端に接続された入力端を含んでいる。この２進
計算回路の各セルは、排他的オア信号（Ｄｉ（＋）Ｒｉ
−１Ｓ）を発生する第１モジュールと、キャリーアウト
信号（ＲｉＳ）を発生する第２モジュールとを含んでい
る。２入力マルチプレクサは、その入力端の一方が２進
計算回路の出力端に接続され、その入力端の他方がレジ
スタの出力端に接続され、出力端がレジスタの入力端に
接続される。このマルチプレクサは、更に、可変オペラ
ンドＤが直列形式で供給される制御入力端も有する。
タの出力端に接続された入力端を含んでいる。この２進
計算回路の各セルは、排他的オア信号（Ｄｉ（＋）Ｒｉ
−１Ｓ）を発生する第１モジュールと、キャリーアウト
信号（ＲｉＳ）を発生する第２モジュールとを含んでい
る。２入力マルチプレクサは、その入力端の一方が２進
計算回路の出力端に接続され、その入力端の他方がレジ
スタの出力端に接続され、出力端がレジスタの入力端に
接続される。このマルチプレクサは、更に、可変オペラ
ンドＤが直列形式で供給される制御入力端も有する。
別の実施例では、２つの逆符号のオペランドを乗算する
目的で１乗算器は、アキュムレータ及びシフト・レジス
タの出力端と加算器の入力端間に配置された第２マルチ
プレクサを更に含んでいる。
目的で１乗算器は、アキュムレータ及びシフト・レジス
タの出力端と加算器の入力端間に配置された第２マルチ
プレクサを更に含んでいる。
この第２マルチプレクサは、２個の入力端を具えている
。その一方の入力端は、レジスタの出力端に接続され、
他方の入力端は、レジスタの出力端に接続された入力端
を有するインバータの出力端に接続されている。この第
２マルチプレクサは、オペランドＤの最上位ビットＤ
ｎ−１により制御される。
。その一方の入力端は、レジスタの出力端に接続され、
他方の入力端は、レジスタの出力端に接続された入力端
を有するインバータの出力端に接続されている。この第
２マルチプレクサは、オペランドＤの最上位ビットＤ
ｎ−１により制御される。
本発明の他の特徴及び利点は、添付図を参照した以下の
説明より明らかになろう。
説明より明らかになろう。
なお、多くの観点において、添付図は、特徴を限定する
情報を含んでいる。よって、これら添付図は、後述の詳
細な説明の理解を容易にするばかりでなく、適切に本発
明を限定するのにも役立つ。
情報を含んでいる。よって、これら添付図は、後述の詳
細な説明の理解を容易にするばかりでなく、適切に本発
明を限定するのにも役立つ。
［実施例］
第１図において、符号２Ａは、３個の１ビット入力端を
有し、１６個のトランジスタから構成された本発明によ
る全加算器を示している。
有し、１６個のトランジスタから構成された本発明によ
る全加算器を示している。
第１図に示す加算セル２人は、本願出願人による上述の
先願の第２図に示した加算セル２とほとんど同じである
。その違いは、第２の１ビット入力（Ｂｉ）が、 １ビ
ットキヤリーイン入力（Ｒｉ−１Ｓ）と交換しているこ
とであり、本発明においては、加算器２Ａの主要構成部
品の参照符号に文字Ａを付ける。
先願の第２図に示した加算セル２とほとんど同じである
。その違いは、第２の１ビット入力（Ｂｉ）が、 １ビ
ットキヤリーイン入力（Ｒｉ−１Ｓ）と交換しているこ
とであり、本発明においては、加算器２Ａの主要構成部
品の参照符号に文字Ａを付ける。
加算器２Ａは、１ビットの第１入力端（Ａｉ）、１ビッ
トの第２入力＠（Ｂｉ）、及び１ビットのキャリーイン
入力端（Ｒｉ−１Ｓ）を具えている。
トの第２入力＠（Ｂｉ）、及び１ビットのキャリーイン
入力端（Ｒｉ−１Ｓ）を具えている。
この加算器２Ａは、１ビットの結果信号（Ｓｉ）を発生
する。この結果は、２ビット（Ｓ ｉ、 Ｂ ｉ）及
びキャリーイン・ビット（Ｒｉ−１Ｓ）の和である。こ
の結果は、第１ビット（Ａｉ）、ｗ１２ビット（Ｂｉ）
及びキャリーイン・ビット（Ｒｉ−１Ｓ）の排他的オア
和として知られるモジュロ和を計算することにより得ら
れる。
する。この結果は、２ビット（Ｓ ｉ、 Ｂ ｉ）及
びキャリーイン・ビット（Ｒｉ−１Ｓ）の和である。こ
の結果は、第１ビット（Ａｉ）、ｗ１２ビット（Ｂｉ）
及びキャリーイン・ビット（Ｒｉ−１Ｓ）の排他的オア
和として知られるモジュロ和を計算することにより得ら
れる。
加算器２Ａは、これら３つの入力信号（Ａｉ、Ｂｉ及び
Ｒ１−１Ｓ）の和（Ｓｉ）を計算した結果に関連した１
ビットのキャリーアウト信号（ＲｉＳ）を発生する。こ
のキャリーアウト信号（ＲｉＳ）は、２つの入力ビット
の積、一方の入力ビット（Ａｉ）及びキャリーイン・ビ
ット（Ｒｉ −１Ｓ）の積、他方の入力ビット（Ｂｉ）
及びキャリーイン・ビット（Ｒｉ−１Ｓ）の積の和を計
算することにより得られる。
Ｒ１−１Ｓ）の和（Ｓｉ）を計算した結果に関連した１
ビットのキャリーアウト信号（ＲｉＳ）を発生する。こ
のキャリーアウト信号（ＲｉＳ）は、２つの入力ビット
の積、一方の入力ビット（Ａｉ）及びキャリーイン・ビ
ット（Ｒｉ −１Ｓ）の積、他方の入力ビット（Ｂｉ）
及びキャリーイン・ビット（Ｒｉ−１Ｓ）の積の和を計
算することにより得られる。
これら２つの信号を得るために、加算器２Ａは、第１入
力付号（Ａｉ）及びキャリーイン信号間の排他的オア信
号（Ａｉ（＋）Ｒｉ−１Ｓ）を発生する第１手段１００
Ａを具えている。このＩＩ！１手段１００Ａは、相補Ｍ
Ｏ８技術による１対のトランジスタｌ０ＩＡ及び１０２
Ａを具えている。トランジスタｌ０ＩＡは、Ｐチャンネ
ル素子であり、トランジスタ１０２Ａは、Ｎチャンネル
素子である。
力付号（Ａｉ）及びキャリーイン信号間の排他的オア信
号（Ａｉ（＋）Ｒｉ−１Ｓ）を発生する第１手段１００
Ａを具えている。このＩＩ！１手段１００Ａは、相補Ｍ
Ｏ８技術による１対のトランジスタｌ０ＩＡ及び１０２
Ａを具えている。トランジスタｌ０ＩＡは、Ｐチャンネ
ル素子であり、トランジスタ１０２Ａは、Ｎチャンネル
素子である。
これら両トランジスタ１０１Ａ及び１０２Ａのグリッド
を第１ビット入力＠（Ａｉ）に接続する。
を第１ビット入力＠（Ａｉ）に接続する。
電圧Ｖをトランジスタｌ０ＩＡのドレインＤに供給する
。例えば、これらトランジスタがＭＯ５技術素子のとき
、■の値は、５ボルトでも良い。トランジスタ１０２Ａ
のソースＳを接地する。トランジスタ１０１Ａのソース
及びトランジスタ１０２Ａのドレインをノード１０３Ａ
にて相互接続する。第１手段１００Ａは、第２対の相補
的ＭＯ８技術トランジスタ１０４Ａ及び１０５Ａも含ん
でいる。トランジスタ１０４Ａは、Ｐチャンネルであり
、トランジスタ１０５Ａは、Ｎチャンネルである。トラ
ンジスタ１０４Ａのドレインを１ビットの第１入力＠（
Ａｉ）に接続し、トランジスタ１０５Ａのソースをノー
ド１０３Ａに接続する。
。例えば、これらトランジスタがＭＯ５技術素子のとき
、■の値は、５ボルトでも良い。トランジスタ１０２Ａ
のソースＳを接地する。トランジスタ１０１Ａのソース
及びトランジスタ１０２Ａのドレインをノード１０３Ａ
にて相互接続する。第１手段１００Ａは、第２対の相補
的ＭＯ８技術トランジスタ１０４Ａ及び１０５Ａも含ん
でいる。トランジスタ１０４Ａは、Ｐチャンネルであり
、トランジスタ１０５Ａは、Ｎチャンネルである。トラ
ンジスタ１０４Ａのドレインを１ビットの第１入力＠（
Ａｉ）に接続し、トランジスタ１０５Ａのソースをノー
ド１０３Ａに接続する。
トランジスタ１０４Ａ及び１０５Ａのグリッドは、１ビ
ットのキャリーイン入力端（Ｒｉ−１Ｓ）に接続する。
ットのキャリーイン入力端（Ｒｉ−１Ｓ）に接続する。
トランジスタ１０４Ａのソース及びトランジスタ１０５
Ａのドレインをノード１０６Ａにて相互接続する。
Ａのドレインをノード１０６Ａにて相互接続する。
第１手段１００Ａは、第３対の相補トランジスタ１０７
Ａ及び１０８Ａも含んでいる。トランジスタ１０７Ａは
、Ｐチャンネルであり、トランジスタ１０８Ａは、Ｎチ
ャンネルである。トランジスタ１０７Ａ及び１０８Ａの
ソースをノード１０６Ａに接続する。トランジスタ１０
７Ａ及び１０８Ａのドレインを１ビット・キャリーイン
入力端（Ｒｉ−１Ｓ）に接続する。トランジスタ１０７
Ａのグリッドを１ビットの第１入力端（Ａ ｉ ）に接
続し、トランジスタ１０８Ａのグリッドをノード１０３
Ａに接続する。第１入力付号及びキャリーイン信号間の
排他的オア信号（Ａｉ（÷）Ｒｉ −１Ｓ）が、ノード
１０６Ａから得られる。
Ａ及び１０８Ａも含んでいる。トランジスタ１０７Ａは
、Ｐチャンネルであり、トランジスタ１０８Ａは、Ｎチ
ャンネルである。トランジスタ１０７Ａ及び１０８Ａの
ソースをノード１０６Ａに接続する。トランジスタ１０
７Ａ及び１０８Ａのドレインを１ビット・キャリーイン
入力端（Ｒｉ−１Ｓ）に接続する。トランジスタ１０７
Ａのグリッドを１ビットの第１入力端（Ａ ｉ ）に接
続し、トランジスタ１０８Ａのグリッドをノード１０３
Ａに接続する。第１入力付号及びキャリーイン信号間の
排他的オア信号（Ａｉ（÷）Ｒｉ −１Ｓ）が、ノード
１０６Ａから得られる。
第１手段１００Ａは１次のように動作する。
第１入力付号（Ａｉ）が、高ロジック状態に対応する正
電圧Ｖのとき、トランジスタ１０１Ａはオフで、トラン
ジスタ１０２Ａはオンである。こ゛の構成において、低
ロジック状態に対応するゼロ・ボルトがノード１０３Ａ
に得られる。
電圧Ｖのとき、トランジスタ１０１Ａはオフで、トラン
ジスタ１０２Ａはオンである。こ゛の構成において、低
ロジック状態に対応するゼロ・ボルトがノード１０３Ａ
に得られる。
第１入力付号（Ａ ｉ ）がゼロ・ボルトのとき、トラ
ンジスタｌ０ＩＡはオンで、トランジスタ１０２Ａはオ
フである。この場合、正電圧がノード１０３Ａに得られ
る。１対のトランジスタ１０１Ａ及び１０２Ａは、第１
入力付号（Ａｉ）に対するインバータとして働く。
ンジスタｌ０ＩＡはオンで、トランジスタ１０２Ａはオ
フである。この場合、正電圧がノード１０３Ａに得られ
る。１対のトランジスタ１０１Ａ及び１０２Ａは、第１
入力付号（Ａｉ）に対するインバータとして働く。
第１ビット信号（Ａｉ）が高ロジック状態のとき、その
相補信号（／Ａｉ）は、低ロジック状態である。１対の
トランジスタ１０４Ａ及び１０５Ａは、インバータとし
て働くので、相補信号（／［Ｒｉ−１Ｓ］）がノード１
０６Ａに現われる。
相補信号（／Ａｉ）は、低ロジック状態である。１対の
トランジスタ１０４Ａ及び１０５Ａは、インバータとし
て働くので、相補信号（／［Ｒｉ−１Ｓ］）がノード１
０６Ａに現われる。
１対のトランジスタ１０７Ａ及び１０８Ａで構成される
伝送ゲートは、オフしている。
伝送ゲートは、オフしている。
第１入力付号（Ａｉ）が低ロジック状態のとき、相補信
号（／Ａｉ）は高ロジック状態である。１対のトランジ
スタ１０７Ａ及び１０８Ａで構成される伝送ゲートが、
今度はオンしているので、キャリーイン信号（Ｒｉ−１
Ｓ）がノード１０６Ａに通過する。１対のトランジスタ
１０４Ａ及び１０５Ａは、動作しない。その結果、ノー
ド１０６Ａの信号は、第１入力付号及びキャリーイン信
号間の排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）である
。
号（／Ａｉ）は高ロジック状態である。１対のトランジ
スタ１０７Ａ及び１０８Ａで構成される伝送ゲートが、
今度はオンしているので、キャリーイン信号（Ｒｉ−１
Ｓ）がノード１０６Ａに通過する。１対のトランジスタ
１０４Ａ及び１０５Ａは、動作しない。その結果、ノー
ド１０６Ａの信号は、第１入力付号及びキャリーイン信
号間の排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）である
。
加算器は、逆極性のトランジスタ４０１Ａ及び４０２Ａ
の対４００Ａも具えている。この対は、第１入力付号及
びキャリーイン信号間の排他的オア信号（Ａ ｉ （÷
）Ｒｉ−１Ｓ）を反転する。このトランジスタ対４００
Ａは、Ｐチャンネル・トランジスタ４０１Ａ及びＮチャ
ンネル・トランジスタ４０２Ａを具えている。トランジ
スタ４０１Ａ及び４０２Ａのグリッドは、第１入力付号
及びキャリーイン信号間の排他的オア信号（Ａｉ（÷）
Ｒｉ −１Ｓ）を受けるように接続されている。電圧Ｖ
をトランジスタ４０１Ａのドレインに供給する０ＭＯ８
技術トランジスタを用いた場合１例えば、■は、５ボル
トの値である。トランジスタ４０１Ａのソース及びトラ
ンジスタ４０２Ａのドレインに接続されたノード４０３
Ａに、第１入力付号及びキャリーイン信号間の相補的な
排他的オア信号（／［Ａｉ（＋）Ｒｉ−１Ｓ］）が得ら
れる。１対のトランジスタ４０１Ａ及び４０２Ａは、上
述の１対のトランジスタ１０１Ａ及び１０２Ａと同じよ
うに動作する。
の対４００Ａも具えている。この対は、第１入力付号及
びキャリーイン信号間の排他的オア信号（Ａ ｉ （÷
）Ｒｉ−１Ｓ）を反転する。このトランジスタ対４００
Ａは、Ｐチャンネル・トランジスタ４０１Ａ及びＮチャ
ンネル・トランジスタ４０２Ａを具えている。トランジ
スタ４０１Ａ及び４０２Ａのグリッドは、第１入力付号
及びキャリーイン信号間の排他的オア信号（Ａｉ（÷）
Ｒｉ −１Ｓ）を受けるように接続されている。電圧Ｖ
をトランジスタ４０１Ａのドレインに供給する０ＭＯ８
技術トランジスタを用いた場合１例えば、■は、５ボル
トの値である。トランジスタ４０１Ａのソース及びトラ
ンジスタ４０２Ａのドレインに接続されたノード４０３
Ａに、第１入力付号及びキャリーイン信号間の相補的な
排他的オア信号（／［Ａｉ（＋）Ｒｉ−１Ｓ］）が得ら
れる。１対のトランジスタ４０１Ａ及び４０２Ａは、上
述の１対のトランジスタ１０１Ａ及び１０２Ａと同じよ
うに動作する。
加算器２Ａは、第２手段２００Ａを更に具えており、第
１入力付号及びキャリーイン信号間の排他的オア信号（
Ａ ｉ （＋）Ｒｉ −Ｉ Ｓ）並びにその相補信号（
／［Ａｉ（◆）Ｒｉ−１ＳＩ）と、Ｗｉ２入力信号（Ｂ
ｉ）との間で、排他的オア機能を実行して、結果信号（
Ｓｉ）を発生する。第２手段２００Ａは、２対の逆極性
のトランジスタを具えている。第１トランジスタ対は、
トランジスタ２０１Ａ及び２０２Ａで構成される。トラ
ンジスタ２０１ＡはＰチャンネルであり、 トランジス
タ２０２Ａは、Ｎチャンネルである。トランジスタ２０
１Ａ及び２０２Ａのグリッド＆１ビットの第２入力端（
Ｂｉ）に接続する。トランジスタ２０１Ａのドレインは
、第１入力付号及びキャリーイン信号間の排他的オア信
号（Ａｉ（÷）Ｒｉ−１Ｓ）を受けるように接続する。
１入力付号及びキャリーイン信号間の排他的オア信号（
Ａ ｉ （＋）Ｒｉ −Ｉ Ｓ）並びにその相補信号（
／［Ａｉ（◆）Ｒｉ−１ＳＩ）と、Ｗｉ２入力信号（Ｂ
ｉ）との間で、排他的オア機能を実行して、結果信号（
Ｓｉ）を発生する。第２手段２００Ａは、２対の逆極性
のトランジスタを具えている。第１トランジスタ対は、
トランジスタ２０１Ａ及び２０２Ａで構成される。トラ
ンジスタ２０１ＡはＰチャンネルであり、 トランジス
タ２０２Ａは、Ｎチャンネルである。トランジスタ２０
１Ａ及び２０２Ａのグリッド＆１ビットの第２入力端（
Ｂｉ）に接続する。トランジスタ２０１Ａのドレインは
、第１入力付号及びキャリーイン信号間の排他的オア信
号（Ａｉ（÷）Ｒｉ−１Ｓ）を受けるように接続する。
トランジスタ２０１Ａのソースは、ｆＪ１人カ入力ト及
びキャリーイン信号間の相補的な排他的オア信号（／［
Ａｉ（÷）Ｒｉ −Ｉ Ｓ］）を受けるように接続する
。トランジスタ２０１Ａのソース及びトランジスタ２０
２Ａのドレインに接続されたノード２０３Ａに、結果信
号（Ｓ ｉ）が得られる。
びキャリーイン信号間の相補的な排他的オア信号（／［
Ａｉ（÷）Ｒｉ −Ｉ Ｓ］）を受けるように接続する
。トランジスタ２０１Ａのソース及びトランジスタ２０
２Ａのドレインに接続されたノード２０３Ａに、結果信
号（Ｓ ｉ）が得られる。
この第２対は、トランジスタ２０４Ａ及び２０５Ａで構
成されている。トランジスタ２０４ＡはＰチャンネルで
あり、トランジスタ２０５ＡはＮチャンネルである０両
トランジスタ２０４Ａ及び２０５Ａのドレインを１ビッ
トの第２入力＠（Ｂｉ）に接続する。トランジスタ２０
４Ａのグリッドは、第１入力信号及びキャリーイン信号
間の排他的オア信号（Ａ ｉ （＋）Ｒｉ−１Ｓ）を受
けるように接続する。トランジスタ２０５Ａのグリッド
は。
成されている。トランジスタ２０４ＡはＰチャンネルで
あり、トランジスタ２０５ＡはＮチャンネルである０両
トランジスタ２０４Ａ及び２０５Ａのドレインを１ビッ
トの第２入力＠（Ｂｉ）に接続する。トランジスタ２０
４Ａのグリッドは、第１入力信号及びキャリーイン信号
間の排他的オア信号（Ａ ｉ （＋）Ｒｉ−１Ｓ）を受
けるように接続する。トランジスタ２０５Ａのグリッド
は。
第１入力信号及びキャリーイン信号間の相補的な排他的
オア信号（／［Ａｉ（÷）Ｒｉ−Ｉｓ］）を受けるよう
に接続する。トランジスタ２０４Ａ及び２０５Ａのソー
スが相互接続されたノード２０３Ａから、結果信号（Ｓ
ｉ）を得る。
オア信号（／［Ａｉ（÷）Ｒｉ−Ｉｓ］）を受けるよう
に接続する。トランジスタ２０４Ａ及び２０５Ａのソー
スが相互接続されたノード２０３Ａから、結果信号（Ｓ
ｉ）を得る。
第２手段２００Ａは１次のように動作する。
第１入力信号及びキャリーイン信号間の排他的オア信号
（Ａｉ（＋）Ｒｉ−１Ｓ）が高ロジック状態のとき、そ
の相補信号（／［Ａｉ（÷）Ｒｉ−１ＳＩ）は低ロジッ
ク状態である。１対のトランジスタ２０１Ａ及び２０２
Ａがインバータとして動作して、ノード２０３Ａに、相
補信号（／Ｂｉ）が生じる。
（Ａｉ（＋）Ｒｉ−１Ｓ）が高ロジック状態のとき、そ
の相補信号（／［Ａｉ（÷）Ｒｉ−１ＳＩ）は低ロジッ
ク状態である。１対のトランジスタ２０１Ａ及び２０２
Ａがインバータとして動作して、ノード２０３Ａに、相
補信号（／Ｂｉ）が生じる。
１対のトランジスタ２０４Ａ及び２０５Ａから成る伝送
ゲートは、オフである。
ゲートは、オフである。
ＩＪ１入力信号及びキャリーイン信号間の排他的オア信
号（Ａ ｉ （÷）Ｒｉ−１Ｓ）が低ロジック状態のと
き、その相補信号（／［Ａｉ（÷）Ｒｉ−１Ｓ］）は高
ロジック状態である。１対のトランジスタ２０４Ａ及び
２０５Ａから成る伝送ゲートが今度は、オンなので、第
２信号（Ｂｉ）がノード２０３Ａに現おれる。１対のト
ランジスタ２０１Ａ及び２０２Ａは、動作しない。
号（Ａ ｉ （÷）Ｒｉ−１Ｓ）が低ロジック状態のと
き、その相補信号（／［Ａｉ（÷）Ｒｉ−１Ｓ］）は高
ロジック状態である。１対のトランジスタ２０４Ａ及び
２０５Ａから成る伝送ゲートが今度は、オンなので、第
２信号（Ｂｉ）がノード２０３Ａに現おれる。１対のト
ランジスタ２０１Ａ及び２０２Ａは、動作しない。
最後に、加算器は、第３手段３００Ａを具えており、第
１入力信号及びキャリーイン信号間の排他的オア信号（
Ａｉ（＋）Ｒｉ−１Ｓ）並びにその相補信号により制御
される２個の伝送ゲートから成る伝送機能により、キャ
リーアウト信号（Ｒｉ Ｓ）を発生する。一方のゲート
は、第１入力信号（Ａｉ）を通過させ、他方のゲートは
、ＩＦ２入力信号（Ｂｉ）を通過させる。
１入力信号及びキャリーイン信号間の排他的オア信号（
Ａｉ（＋）Ｒｉ−１Ｓ）並びにその相補信号により制御
される２個の伝送ゲートから成る伝送機能により、キャ
リーアウト信号（Ｒｉ Ｓ）を発生する。一方のゲート
は、第１入力信号（Ａｉ）を通過させ、他方のゲートは
、ＩＦ２入力信号（Ｂｉ）を通過させる。
この第３手段３００Ａは、２対の逆極性のトランジスタ
を具えている。第１対は、トランジスタ３０１Ａ及び３
０２Ａで構成される。トランジスタ３０１Ａは、Ｎチャ
ンネルで、 トランジスタ３０２Ａは、Ｐチャンネルで
ある。トランジスタ３０１Ａのグリッドは、第１入力信
号及びキャリーイン信号間の相補的な排他的オア信号（
／［Ａｉ（＋）Ｒｉ−１Ｓ］）を受けるように接続する
。トランジスタ３０２Ａのグリッドは、第１入力信号及
びキャリーイン信号間の排他的オア信号（Ａ ｉ （÷
）Ｒｉ−１Ｓ）を受けるように接続する。トランジスタ
３０１Ａ及び３０２Ａのドレインは、１ビットの第１入
力端（Ａｉ）に接続する。トランジスタ３０１Ａ及び３
０２Ａのソースが共通接続されたノード３０３Ａに、キ
ャリーアウト信号（ＲｉＳ）が得られる。第２対は、
トランジスタ３０４Ａ及び３０５Ａにより構成する。ト
ランジスタ３０４Ａは、Ｐチャンネルであり、トランジ
スタ３０５Ａは、Ｎチャンネルである。トランジスタ３
０４Ａのグリッドは、第１入力信号及びキャリーイン信
号間の排他的オア信号（［Ａｉ（÷）Ｒｉ −１３１）
を受けるように接続する。トランジスタ３０４Ａ及び３
０５Ａのソースは、１ビットの第２入力端（Ｂｉ）に接
続する。トランジスタ３０４Ａ及び３０５Ａのドレイン
が相互接続するノード３０３Ａに、キャリーアウト信号
（ＲｉＳ）が得られる。
を具えている。第１対は、トランジスタ３０１Ａ及び３
０２Ａで構成される。トランジスタ３０１Ａは、Ｎチャ
ンネルで、 トランジスタ３０２Ａは、Ｐチャンネルで
ある。トランジスタ３０１Ａのグリッドは、第１入力信
号及びキャリーイン信号間の相補的な排他的オア信号（
／［Ａｉ（＋）Ｒｉ−１Ｓ］）を受けるように接続する
。トランジスタ３０２Ａのグリッドは、第１入力信号及
びキャリーイン信号間の排他的オア信号（Ａ ｉ （÷
）Ｒｉ−１Ｓ）を受けるように接続する。トランジスタ
３０１Ａ及び３０２Ａのドレインは、１ビットの第１入
力端（Ａｉ）に接続する。トランジスタ３０１Ａ及び３
０２Ａのソースが共通接続されたノード３０３Ａに、キ
ャリーアウト信号（ＲｉＳ）が得られる。第２対は、
トランジスタ３０４Ａ及び３０５Ａにより構成する。ト
ランジスタ３０４Ａは、Ｐチャンネルであり、トランジ
スタ３０５Ａは、Ｎチャンネルである。トランジスタ３
０４Ａのグリッドは、第１入力信号及びキャリーイン信
号間の排他的オア信号（［Ａｉ（÷）Ｒｉ −１３１）
を受けるように接続する。トランジスタ３０４Ａ及び３
０５Ａのソースは、１ビットの第２入力端（Ｂｉ）に接
続する。トランジスタ３０４Ａ及び３０５Ａのドレイン
が相互接続するノード３０３Ａに、キャリーアウト信号
（ＲｉＳ）が得られる。
第３手段３００Ａは、次のように動作する。
第１入力信号及びキャリーイン信号間の排他的オア信号
（Ａｉ（＋）Ｒｉ−１Ｓ）が低ロジック状態のとき、そ
の相補信号（／［Ａｉ（＋）Ｒｉ−１ＳＩ）は高ロジッ
ク状態である。トランジスタ３０１Ａ及び３０２Ａから
成る伝送ゲートは、オンであるので、信号（Ａｉ）がノ
ード３０３Ａに現すれる。
（Ａｉ（＋）Ｒｉ−１Ｓ）が低ロジック状態のとき、そ
の相補信号（／［Ａｉ（＋）Ｒｉ−１ＳＩ）は高ロジッ
ク状態である。トランジスタ３０１Ａ及び３０２Ａから
成る伝送ゲートは、オンであるので、信号（Ａｉ）がノ
ード３０３Ａに現すれる。
１対のトランジスタ３０４Ａ及び３０５Ａから成る伝送
ゲートは、動作しな％Ｎ。
ゲートは、動作しな％Ｎ。
第１入力付号及びキャリーイン信号間の排他的オア信号
（Ａｉ（÷）Ｒｉ−１Ｓ）が高ロジック状態のとき、そ
の相補信号（／［Ａｉ（÷）Ｒｉ−１ＳＩ）は低ロジッ
ク状態である。１対のトランジスタ３０４Ａ及び３０５
Ａから成る伝送ゲートが今度は。
（Ａｉ（÷）Ｒｉ−１Ｓ）が高ロジック状態のとき、そ
の相補信号（／［Ａｉ（÷）Ｒｉ−１ＳＩ）は低ロジッ
ク状態である。１対のトランジスタ３０４Ａ及び３０５
Ａから成る伝送ゲートが今度は。
オンなので、第２信号（Ｂｉ）がノード３０３Ａに現わ
れる。１対のトランジスタ３０１Ａ及び３０２Ａは、動
作しない。
れる。１対のトランジスタ３０１Ａ及び３０２Ａは、動
作しない。
上述の１６個のトランジスタ加算器２Ａにおし）て、ト
ランジスタ３０１Ａ、３０２Ａ、３０４Ａ及び３０５Ａ
のゲートには、キャリーイン信号（Ｒｉ−１Ｓ）（より
正確には、第１入力付号及びキャリーイン信号間の排他
的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）及びその相補信号
（／ ［Ａ ｉ （＋）Ｒｉ −ＬＳＩ））が供給され
ることが理解できよう、よて、この構成は、ｆＪＩ図を
参照して説明した如き複数の加算セルから成る本発明の
２進計算回路のキャリー伝搬を、加速するように作用す
る。なお、ランク（ｉ ） （０＜ ｉ ＜ ｎ −
２）の各セルからの゛キャリーアウト信号（ＲｉＳ）を
、ランク（ｉ＋１）のキャリーイン入力端（ＲｉＳ）に
供給する。
ランジスタ３０１Ａ、３０２Ａ、３０４Ａ及び３０５Ａ
のゲートには、キャリーイン信号（Ｒｉ−１Ｓ）（より
正確には、第１入力付号及びキャリーイン信号間の排他
的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）及びその相補信号
（／ ［Ａ ｉ （＋）Ｒｉ −ＬＳＩ））が供給され
ることが理解できよう、よて、この構成は、ｆＪＩ図を
参照して説明した如き複数の加算セルから成る本発明の
２進計算回路のキャリー伝搬を、加速するように作用す
る。なお、ランク（ｉ ） （０＜ ｉ ＜ ｎ −
２）の各セルからの゛キャリーアウト信号（ＲｉＳ）を
、ランク（ｉ＋１）のキャリーイン入力端（ＲｉＳ）に
供給する。
次に第２図を参照する。この第２図は、３個の１ビット
入力端を有し、１Ｓ個のトランジスタで構成された本発
明による全加算器の回路図である。
入力端を有し、１Ｓ個のトランジスタで構成された本発
明による全加算器の回路図である。
第２図に示す加算セル４Ａは、本出願人による上述の先
願の第３図に示した加算セル４とほぼ同じである。その
違いは、１ビットｆＪＩ２入力端（Ｂｉ）を１ビット・
キャリーイン入力端（Ｒｉ−１Ｓ）と交換したことであ
り、本発明による加算器４Ａの基本的構成要素の参照符
号に、文字Ａを付加する。
願の第３図に示した加算セル４とほぼ同じである。その
違いは、１ビットｆＪＩ２入力端（Ｂｉ）を１ビット・
キャリーイン入力端（Ｒｉ−１Ｓ）と交換したことであ
り、本発明による加算器４Ａの基本的構成要素の参照符
号に、文字Ａを付加する。
わずか１Ｓ個のトランジスタから成る加算器４Ａを得る
ために、第１図を参照して説明した第１手段１００Ａを
変更する。他の手段２５０Ａ、３５０Ａ及びトランジス
タ対４５０Ａは、第１図を参照して説明した加算器２Ａ
の手段２００Ａ、、３００Ａ及び４００Ａと夫々同じで
ある。
ために、第１図を参照して説明した第１手段１００Ａを
変更する。他の手段２５０Ａ、３５０Ａ及びトランジス
タ対４５０Ａは、第１図を参照して説明した加算器２Ａ
の手段２００Ａ、、３００Ａ及び４００Ａと夫々同じで
ある。
加算器４Ａの第１手段１０９Ａは、１対のＰチャンネル
・トランジスタｌｌ０Ａ及びＩＩＩＡを具えている。
トランジスタｌｌ０Ａのグリッドは、１ビット第１入力
端（Ａｉ）に接続し、トランジスタ１１１Ａのグリッド
は、 １ビット・キャリーイン入力端（Ｒｉ−１Ｓ）に
接続する。電圧Ｖをトランジスタｌｌ０Ａのドレインに
供給する０ＭＯ８技術トランジスタを用いた場合、■の
値は、例えば、５ボルトである。トランジスタｌｌ０Ａ
のソースをトランジスタ１１１Ａのドレインに接続する
。トランジスタ１１１Ａのソースなノード第２Ａに接続
する。
・トランジスタｌｌ０Ａ及びＩＩＩＡを具えている。
トランジスタｌｌ０Ａのグリッドは、１ビット第１入力
端（Ａｉ）に接続し、トランジスタ１１１Ａのグリッド
は、 １ビット・キャリーイン入力端（Ｒｉ−１Ｓ）に
接続する。電圧Ｖをトランジスタｌｌ０Ａのドレインに
供給する０ＭＯ８技術トランジスタを用いた場合、■の
値は、例えば、５ボルトである。トランジスタｌｌ０Ａ
のソースをトランジスタ１１１Ａのドレインに接続する
。トランジスタ１１１Ａのソースなノード第２Ａに接続
する。
加算Ｄ４Ａは、Ｎチャンネル・トランジスタ１１３Ａ及
びＮチャンネル・トランジスタ１１４Ａから成るトラン
ジスタ対を更に具えている。トランジスタ１１３Ａのソ
ースを１ビット第１入力端（Ａｉ）に接続する。トラン
ジスタ１１３Ａのグリッドを、 １ビット・キャリーイ
ン入力＠（Ｒｉ−１８）に接続する。トランジスタ１１
４Ａのソースをキャリーイン入力！（Ｒｉ−１Ｓ）に接
続する。トランジスタ１１４Ａのグリッドは、１１ビッ
ト入力端（Ａｉ）に接続する。トランジスタ１１３Ａの
ソース及びトランジスタ１１４Ａのドレインが接続され
たノード第２Ａに、第１入力ビット及びキャリーイン信
号間の相補的な排他的オア信号（／［Ａｉ（＋）Ｒｉ−
１ＳＩ）が得られる。
びＮチャンネル・トランジスタ１１４Ａから成るトラン
ジスタ対を更に具えている。トランジスタ１１３Ａのソ
ースを１ビット第１入力端（Ａｉ）に接続する。トラン
ジスタ１１３Ａのグリッドを、 １ビット・キャリーイ
ン入力＠（Ｒｉ−１８）に接続する。トランジスタ１１
４Ａのソースをキャリーイン入力！（Ｒｉ−１Ｓ）に接
続する。トランジスタ１１４Ａのグリッドは、１１ビッ
ト入力端（Ａｉ）に接続する。トランジスタ１１３Ａの
ソース及びトランジスタ１１４Ａのドレインが接続され
たノード第２Ａに、第１入力ビット及びキャリーイン信
号間の相補的な排他的オア信号（／［Ａｉ（＋）Ｒｉ−
１ＳＩ）が得られる。
加算器４Ａの第１手段１０９Ａは、単一のＰチャンネル
・トランジスタ１１ＳＡを更に具える。
・トランジスタ１１ＳＡを更に具える。
トランジスタ１１ＳＡのソースなノード第２Ａに接続す
る。電圧Ｖをトランジスタ１１ＳＡのドレインに供給す
る。トランク・スタ１１ＳＡのグリッドを、トランジス
タ４５１Ａ及び４５２Ａから構成されたトランジスタ対
４５０Ａのノード４５３Ａに接続する。このトランジス
タ対４５０Ａは、第１図を参照して説明したトランジス
タ４０１Ａ及び４０２Ａの対と等しい。トランジスタ１
１ＳＡの機能は、トランジスタ１１ＳＡが活性化された
とき、即ち、 トランジスタ１１ＳＡのグリッドに供給
される信号（Ａ ｉ （÷）Ｒｉ−１Ｓ）が低ロジック
状態のとき、ノード第２Ａに相補信号（／［Ａｉ（÷）
Ｒｉ−１ＳＩ）を出力することである。
る。電圧Ｖをトランジスタ１１ＳＡのドレインに供給す
る。トランク・スタ１１ＳＡのグリッドを、トランジス
タ４５１Ａ及び４５２Ａから構成されたトランジスタ対
４５０Ａのノード４５３Ａに接続する。このトランジス
タ対４５０Ａは、第１図を参照して説明したトランジス
タ４０１Ａ及び４０２Ａの対と等しい。トランジスタ１
１ＳＡの機能は、トランジスタ１１ＳＡが活性化された
とき、即ち、 トランジスタ１１ＳＡのグリッドに供給
される信号（Ａ ｉ （÷）Ｒｉ−１Ｓ）が低ロジック
状態のとき、ノード第２Ａに相補信号（／［Ａｉ（÷）
Ｒｉ−１ＳＩ）を出力することである。
本来、連続したセルにおけるキャリー伝ＩＩＩｔｔ加速
する目的で、１ビット第２入力端（Ｂｉ）を１ビット・
キャリーイン入力端（Ｒｉ−１Ｓ）と交換することは、
本出願人による上述の先願で述べた加算器及び減算響の
如き種々の伝搬キャリー２進計算回路において、実行で
きる。
する目的で、１ビット第２入力端（Ｂｉ）を１ビット・
キャリーイン入力端（Ｒｉ−１Ｓ）と交換することは、
本出願人による上述の先願で述べた加算器及び減算響の
如き種々の伝搬キャリー２進計算回路において、実行で
きる。
上述の加算器２Ａ及び４Ａは、本発明の第１形式の実施
例を構成する。任意の２進値の第１可変オペランドＡか
らの第１ビット（Ａｉ）を、既知の２進値の第２固定オ
ペランドＢから砲第２ビット（Ｂｉ）と加算する少なく
とも１個のセルを有する形式の２進計算回路を構成する
のに、これら加算器のいくつかを有効に利用できる。
例を構成する。任意の２進値の第１可変オペランドＡか
らの第１ビット（Ａｉ）を、既知の２進値の第２固定オ
ペランドＢから砲第２ビット（Ｂｉ）と加算する少なく
とも１個のセルを有する形式の２進計算回路を構成する
のに、これら加算器のいくつかを有効に利用できる。
本来、固定オペランドの特定の値は、既知のオペランド
を任意値のオペランドと加算する２進計算回路の各セル
の％１造を決める。よって、本発明の２進計算回路には
、２つの形式のセルがある。
を任意値のオペランドと加算する２進計算回路の各セル
の％１造を決める。よって、本発明の２進計算回路には
、２つの形式のセルがある。
一方の形式のセルは、ロジック値ｒＯＪの固定オペラン
ド・ビットに関連し、他方の形式のセルは、ロジック値
「１」の固定オペランド・ビットに関連する。
ド・ビットに関連し、他方の形式のセルは、ロジック値
「１」の固定オペランド・ビットに関連する。
次に第３図を参照する。この第３図は、ロジック値「０
」の固定オペランドに関連した２進計算回路の１つのセ
ルを示している。便宜上、第１図を参照して説明したセ
ル２Ａから、手段３００Ａのトランジスタの１個及び手
段１００Ａを省略し、入力を変更し、本発明によるセル
２Ｂの基本構成部品の参照符号にＢを付加して、セル２
Ｂを得る。
」の固定オペランドに関連した２進計算回路の１つのセ
ルを示している。便宜上、第１図を参照して説明したセ
ル２Ａから、手段３００Ａのトランジスタの１個及び手
段１００Ａを省略し、入力を変更し、本発明によるセル
２Ｂの基本構成部品の参照符号にＢを付加して、セル２
Ｂを得る。
３Ｂは、第１入力付号及びキャリーイン信号間の排他的
オア信号（Ａ ｉ （÷）Ｒｉ−１Ｓ）を発生する。
オア信号（Ａ ｉ （÷）Ｒｉ−１Ｓ）を発生する。
Ｂ
第２モジュール本会は、キャリーイン信号（Ｒｉ−１Ｓ
）及びその相補信号（／［Ｒｉ−１Ｓ］）により制御さ
れる２個の伝送ゲートから成る伝送機能により、キャリ
ーアウト信号（Ｒｉ Ｓ）を発生する。なお、一方のゲ
ートは、可変入力信号（Ａｉ）ｔｔ通過させ、他方のゲ
ートは、ロジック値「０」の固定オペランド・ビットを
通過させる。
）及びその相補信号（／［Ｒｉ−１Ｓ］）により制御さ
れる２個の伝送ゲートから成る伝送機能により、キャリ
ーアウト信号（Ｒｉ Ｓ）を発生する。なお、一方のゲ
ートは、可変入力信号（Ａｉ）ｔｔ通過させ、他方のゲ
ートは、ロジック値「０」の固定オペランド・ビットを
通過させる。
第１モジュール３Ｂは、夫々Ｐチャンネル及びＮチャン
ネルである１対のトランジスタ４０１Ｂ及び４０２Ｂを
具えている。両トランジス・り４０１Ｂ及び４０２Ｂの
ゲートを１ビット・キャリーイン入力端（Ｒｉ−１Ｓ）
に接続する。正電圧Ｖをトランジスタ４０１Ｂのドレイ
ンに供給し、 トランジスタ４０２Ｂのソースを接地す
る。トランジスタ４０１Ｂのソース及びトランジスタ４
０２Ｂのドレインを、ノード４０３Ｂにて、相互接続す
る。モジュール３Ｂは、夫々Ｐチャンネル及びＮチャン
ネルである１対のトランジスタ２０１Ｂ及び２０２Ｂを
更に含んでいる。トランジスタ２０１Ｂのドレインを１
ビット・キャリーイン入力端（Ｒｉ−１８）に接続し、
トランジスタ２０２Ｂのソースをノード４０３Ｂに接
続する。トランジスタ２０１Ｂ及び２０２Ｂのグリッド
を、可変オペランドＡからの１ビット第１入力（Ａ ｉ
）を受けるように接続する。トランジスタ２０１Ｂの
ソース及びトランジスタ２０２Ｂのドレインを。
ネルである１対のトランジスタ４０１Ｂ及び４０２Ｂを
具えている。両トランジス・り４０１Ｂ及び４０２Ｂの
ゲートを１ビット・キャリーイン入力端（Ｒｉ−１Ｓ）
に接続する。正電圧Ｖをトランジスタ４０１Ｂのドレイ
ンに供給し、 トランジスタ４０２Ｂのソースを接地す
る。トランジスタ４０１Ｂのソース及びトランジスタ４
０２Ｂのドレインを、ノード４０３Ｂにて、相互接続す
る。モジュール３Ｂは、夫々Ｐチャンネル及びＮチャン
ネルである１対のトランジスタ２０１Ｂ及び２０２Ｂを
更に含んでいる。トランジスタ２０１Ｂのドレインを１
ビット・キャリーイン入力端（Ｒｉ−１８）に接続し、
トランジスタ２０２Ｂのソースをノード４０３Ｂに接
続する。トランジスタ２０１Ｂ及び２０２Ｂのグリッド
を、可変オペランドＡからの１ビット第１入力（Ａ ｉ
）を受けるように接続する。トランジスタ２０１Ｂの
ソース及びトランジスタ２０２Ｂのドレインを。
他のノード２０３Ｂにて相互接続する。モジュール３Ｂ
は、夫々Ｐチャンネル及びＮチャンネルである１対のト
ランジスタ２０４Ｂ及び２０５Ｂも具えている。両トラ
ンジスタ２０４Ｂ及び２０５Ｂのソースをノード２０３
Ｂに接続する。両トランジスタ２０４Ｂ及び２０５Ｂの
ドレインは、可変オペランドＡからの第１入力付号（Ａ
ｉ）を受けるように接続する。トランジスタ２０４Ｂの
グリッドを１ビット・キャリーイン入力端（Ｒｉ −１
Ｓ）に接続し、トランジスタ２０５Ｂのグリッドなノー
ド４０３Ｂの１つに接続する。オペランドＡの第１入力
付号及びキャリーイン信号間の排他的オア信号（Ａｉ（
÷）Ｒｉ−１Ｓ）が、ノード２０３Ｂに得られる。モジ
ュール３Ｂは、第１図を参照して説明した手段４００Ａ
及び２０ＯＡと同じに動作する。
は、夫々Ｐチャンネル及びＮチャンネルである１対のト
ランジスタ２０４Ｂ及び２０５Ｂも具えている。両トラ
ンジスタ２０４Ｂ及び２０５Ｂのソースをノード２０３
Ｂに接続する。両トランジスタ２０４Ｂ及び２０５Ｂの
ドレインは、可変オペランドＡからの第１入力付号（Ａ
ｉ）を受けるように接続する。トランジスタ２０４Ｂの
グリッドを１ビット・キャリーイン入力端（Ｒｉ −１
Ｓ）に接続し、トランジスタ２０５Ｂのグリッドなノー
ド４０３Ｂの１つに接続する。オペランドＡの第１入力
付号及びキャリーイン信号間の排他的オア信号（Ａｉ（
÷）Ｒｉ−１Ｓ）が、ノード２０３Ｂに得られる。モジ
ュール３Ｂは、第１図を参照して説明した手段４００Ａ
及び２０ＯＡと同じに動作する。
固定オペランドＢからのｒＯＪ ロジック値ビット（Ｂ
ｉ）に関連したセル２Ｂの第２モジュール５Ｂは、夫々
Ｎチャンネル及びＰチャンネルである１対のトランジス
タ３０１Ｂ及び３０２Ｂを具えている。トランジスタ３
０１Ｂのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ）
を受けるように接続し、トランジスタ３０２Ｂのグリッ
ドは、相補的なキャリーイン信号（／［Ｒｉ−ＬＳＩ）
を受けるように接続する。両トランジスタ３０１Ｂ及び
３０２Ｂのドレインは、可変オペランドＡからの第１入
力付号（Ａ ｉ ）を受けるように接続する。両トラン
ジスタ３０１Ｂ及び３０２Ｂのソースは、ノード３０３
Ｂに接続する。第２モジュール５Ｂは、Ｎチャンネル・
トランジスタ３０５Ｂを更に含んでいる。このトランジ
スタのソースを接地し、グリッドを相補的なキャリーイ
ン信号（／［Ｒｉ−１Ｓコ）によりｓ制御し、ドレイン
をノード３０３Ｂに接続する。トランジスタ３０５Ｂの
ドレイン及びトランジスタ３０１Ｂ、３０２Ｂのソース
が相互接続されたノード３０３Ｂに、キャリーアウト信
号（ＲｉＳ）が得られる。
ｉ）に関連したセル２Ｂの第２モジュール５Ｂは、夫々
Ｎチャンネル及びＰチャンネルである１対のトランジス
タ３０１Ｂ及び３０２Ｂを具えている。トランジスタ３
０１Ｂのグリッドは、キャリーイン信号（Ｒｉ−１Ｓ）
を受けるように接続し、トランジスタ３０２Ｂのグリッ
ドは、相補的なキャリーイン信号（／［Ｒｉ−ＬＳＩ）
を受けるように接続する。両トランジスタ３０１Ｂ及び
３０２Ｂのドレインは、可変オペランドＡからの第１入
力付号（Ａ ｉ ）を受けるように接続する。両トラン
ジスタ３０１Ｂ及び３０２Ｂのソースは、ノード３０３
Ｂに接続する。第２モジュール５Ｂは、Ｎチャンネル・
トランジスタ３０５Ｂを更に含んでいる。このトランジ
スタのソースを接地し、グリッドを相補的なキャリーイ
ン信号（／［Ｒｉ−１Ｓコ）によりｓ制御し、ドレイン
をノード３０３Ｂに接続する。トランジスタ３０５Ｂの
ドレイン及びトランジスタ３０１Ｂ、３０２Ｂのソース
が相互接続されたノード３０３Ｂに、キャリーアウト信
号（ＲｉＳ）が得られる。
モジュール５Ｂの動作は１次の通りである。キャリーイ
ン信号（Ｒｉ−１Ｓ）が高ロジック状態のとき、相補的
なキャリーイン信号（／［Ｒｉ−１Ｓ］）が低状態であ
る。トランジスタ３０１Ｂ及び３０２Ｂで構成された伝
送ゲートがオンなので、第１入力付号（Ａ ｉ ）がノ
ード３０３Ｂに現ゲートは、動作しない。キャリーイン
信号（Ｒｉ−１８）が低ロジック状態のとき、相補信号
（／［Ｒｉ−ＬＳＩ）は、高状態である。トランジスタ
３０５Ｂで構成される伝送ゲートが今度は、オンなので
、接地信号、即ち、ロジック値「０］の第２入力付号（
Ｂｉ）がノード３０３Ｂに現おれる。１対のトランジス
タ３０１Ｂ及び３０２Ｂは、動作しない。
ン信号（Ｒｉ−１Ｓ）が高ロジック状態のとき、相補的
なキャリーイン信号（／［Ｒｉ−１Ｓ］）が低状態であ
る。トランジスタ３０１Ｂ及び３０２Ｂで構成された伝
送ゲートがオンなので、第１入力付号（Ａ ｉ ）がノ
ード３０３Ｂに現ゲートは、動作しない。キャリーイン
信号（Ｒｉ−１８）が低ロジック状態のとき、相補信号
（／［Ｒｉ−ＬＳＩ）は、高状態である。トランジスタ
３０５Ｂで構成される伝送ゲートが今度は、オンなので
、接地信号、即ち、ロジック値「０］の第２入力付号（
Ｂｉ）がノード３０３Ｂに現おれる。１対のトランジス
タ３０１Ｂ及び３０２Ｂは、動作しない。
次に第４図を参照する。この第４図は、任意の２進値の
可変オペランドＡからの第１ビット（Ａｉ）を、 「１
」である固定２進僅の第２オペランドＢからの第２ビッ
ト（Ｂｉ）と加算する加算セル２ｅを示している。
可変オペランドＡからの第１ビット（Ａｉ）を、 「１
」である固定２進僅の第２オペランドＢからの第２ビッ
ト（Ｂｉ）と加算する加算セル２ｅを示している。
セル２Ｃは、第１モジュール３Ｃ及び第２モジュール５
Ｃを具えている。第１モジュール３Ｃは、第１入力付号
及びキャリーイン信号間の排他的オア信号（Ａ ｉ （
÷）Ｒｉ−１Ｓ）を発生する。第２モジュール５Ｃは、
キャリーイン信号（Ｒｉ−１Ｓ）及びその相補信号（／
［Ｒｉ−１ＳＩ）により制御される２１ＩＭの伝送ゲー
トから成る伝送機能により、キャリーアウト信号（Ｒｉ
Ｓ）を発生する。
Ｃを具えている。第１モジュール３Ｃは、第１入力付号
及びキャリーイン信号間の排他的オア信号（Ａ ｉ （
÷）Ｒｉ−１Ｓ）を発生する。第２モジュール５Ｃは、
キャリーイン信号（Ｒｉ−１Ｓ）及びその相補信号（／
［Ｒｉ−１ＳＩ）により制御される２１ＩＭの伝送ゲー
トから成る伝送機能により、キャリーアウト信号（Ｒｉ
Ｓ）を発生する。
なお、一方のゲートは、可変、即ち、第１入力付号（Ａ
ｉ）を通過させ、他方のゲートは、ロジック値「１」の
固定オペランドのビットを通過させる。
ｉ）を通過させ、他方のゲートは、ロジック値「１」の
固定オペランドのビットを通過させる。
モジュール３Ｃは、夫々Ｐチャンネル及びＮチャンネル
である１対のトランジスタ４０１Ｃ及び４０２Ｃを具え
ている。両トランジスタ４０１Ｃ及び４０２Ｃのグリッ
ドを１ビット・キャリーイン入力端（Ｒｉ−１Ｓ）に接
続する。正電圧Ｖをトランジスタ４０１Ｃのドレインに
供給し、 トランジスタ４０２Ｃのソースを接地する。
である１対のトランジスタ４０１Ｃ及び４０２Ｃを具え
ている。両トランジスタ４０１Ｃ及び４０２Ｃのグリッ
ドを１ビット・キャリーイン入力端（Ｒｉ−１Ｓ）に接
続する。正電圧Ｖをトランジスタ４０１Ｃのドレインに
供給し、 トランジスタ４０２Ｃのソースを接地する。
トランジスタ４０１Ｃのソース及びトランジスタ４０２
Ｃのドレインを、ノード４０３Ｃにて、相互接続する。
Ｃのドレインを、ノード４０３Ｃにて、相互接続する。
モジュール３Ｃは、夫々Ｐチャンネル及びＮチャンネル
である１対のトランジスタ２０１Ｃ及び２０２Ｃを更に
含んでいる。トランジスタ２０１Ｃのドレインをノード
４０３Ｃに接続し、 トランジスタ２０２Ｃのソースを
１ビット・キャリーイン信号間（Ｒｉ−１Ｓ）に接続す
る０両トランジスタ２０１Ｃ及び２０２Ｃのグリッドを
、可変オペランドＡからの１ビット第１入力（Ａ ｉ
）を受けるように接続する。トランジスタ２０１Ｃのソ
ース及びトランジスタ２０２Ｇのドレインを、ノード２
０３Ｃに接続する。モジュール３Ｃは、夫々Ｐチャンネ
ル及びＮチャンネルである１対のトランジスタ２０４Ｃ
及び２０５Ｃも具えている。
である１対のトランジスタ２０１Ｃ及び２０２Ｃを更に
含んでいる。トランジスタ２０１Ｃのドレインをノード
４０３Ｃに接続し、 トランジスタ２０２Ｃのソースを
１ビット・キャリーイン信号間（Ｒｉ−１Ｓ）に接続す
る０両トランジスタ２０１Ｃ及び２０２Ｃのグリッドを
、可変オペランドＡからの１ビット第１入力（Ａ ｉ
）を受けるように接続する。トランジスタ２０１Ｃのソ
ース及びトランジスタ２０２Ｇのドレインを、ノード２
０３Ｃに接続する。モジュール３Ｃは、夫々Ｐチャンネ
ル及びＮチャンネルである１対のトランジスタ２０４Ｃ
及び２０５Ｃも具えている。
両トランジスタ２０４Ｃ及び２０５Ｃのソースなノード
２０３Ｃに接続する。両トランジスタ２０４Ｃ及び２０
５Ｃのドレインは、可変オペランドＡからの１ビット第
１入力信号（Ａ ｉ ）を受けるように接続する。トラ
ンジスタ２０４Ｃのグリッドなノード４０３Ｃに接続し
、 トランジスタ２０５Ｃのグリッドを１ビット・キャ
リーイン信号（Ｒｉ−１Ｓ）を受けるように接続する。
２０３Ｃに接続する。両トランジスタ２０４Ｃ及び２０
５Ｃのドレインは、可変オペランドＡからの１ビット第
１入力信号（Ａ ｉ ）を受けるように接続する。トラ
ンジスタ２０４Ｃのグリッドなノード４０３Ｃに接続し
、 トランジスタ２０５Ｃのグリッドを１ビット・キャ
リーイン信号（Ｒｉ−１Ｓ）を受けるように接続する。
オペランドへのビット及びキャリーイン信号（Ｒｉ −
Ｉ Ｓ）間の排他的オア信号が、ノード２０３Ｃに得ら
れる。
Ｉ Ｓ）間の排他的オア信号が、ノード２０３Ｃに得ら
れる。
モジュール３Ｃは、第１及び第２図を参照して説明した
手段４５０Ａ及び２０ＯＡと同じに動作する。
手段４５０Ａ及び２０ＯＡと同じに動作する。
加算セル２Ｃの第２モジュール５Ｃは、夫々Ｐチャンネ
ル及びＮチャンネルである１対のトランジスタ３０１Ｃ
及び３０２Ｃを具えている。トランジスタ３０１Ｃのグ
リッドは、キャリーイン信号（Ｒｉ−１Ｓ）を受けるよ
うに接続し、トランジスタ３０２Ｃのグリッドは、相補
的なキャリーイン信号（／［Ｒｉ−１Ｓ］）を受けるよ
うに接続する。両トランジスタ３０１Ｃ及び３０２Ｃの
ドレインは、可変オペランドＡからの第１入力付号（Ａ
ｉ）を受けるように接続する。両トランジスタ３０１Ｃ
及び３０２Ｃのソースは、ノード３０３Ｃに接続する。
ル及びＮチャンネルである１対のトランジスタ３０１Ｃ
及び３０２Ｃを具えている。トランジスタ３０１Ｃのグ
リッドは、キャリーイン信号（Ｒｉ−１Ｓ）を受けるよ
うに接続し、トランジスタ３０２Ｃのグリッドは、相補
的なキャリーイン信号（／［Ｒｉ−１Ｓ］）を受けるよ
うに接続する。両トランジスタ３０１Ｃ及び３０２Ｃの
ドレインは、可変オペランドＡからの第１入力付号（Ａ
ｉ）を受けるように接続する。両トランジスタ３０１Ｃ
及び３０２Ｃのソースは、ノード３０３Ｃに接続する。
モジュール５Ｃは、Ｐチャンネル・トランジスタ３０４
Ｃを更に含んでいる。
Ｃを更に含んでいる。
このトランジスタのソースに正電圧Ｖを供給し、グリッ
ドを相補的なキャリーイン信号（／［Ｒｉ−１Ｓ］）に
より制御し、 ドレインをノード３０３Ｃに接続する。
ドを相補的なキャリーイン信号（／［Ｒｉ−１Ｓ］）に
より制御し、 ドレインをノード３０３Ｃに接続する。
トランジスタ３０４Ｃのドレイン及び両トランジスタ３
０１Ｃ１３０２Ｃのソースが相互接続されたノード３０
３Ｃに、キャリーアウト信号（ＲｉＳ）が得られる。
０１Ｃ１３０２Ｃのソースが相互接続されたノード３０
３Ｃに、キャリーアウト信号（ＲｉＳ）が得られる。
モジュール５Ｃの動作は、次の通りである。キャリーイ
ン信号（Ｒｉ−１Ｓ）が低ロジック状態のとき、相補的
なキャリーイン信号（／［Ｒｉ−１Ｓ］）が高状態であ
る。 トランジスタ３０１Ｃ及び３０２Ｃで構成された
伝送ゲートがオンなので、信号（Ａ ｉ ）がノード３
０３Ｃに現われる。
ン信号（Ｒｉ−１Ｓ）が低ロジック状態のとき、相補的
なキャリーイン信号（／［Ｒｉ−１Ｓ］）が高状態であ
る。 トランジスタ３０１Ｃ及び３０２Ｃで構成された
伝送ゲートがオンなので、信号（Ａ ｉ ）がノード３
０３Ｃに現われる。
トランジスタ３０４Ｃで構成された伝送ゲートは、動作
しない。
しない。
キャリーイン信号（Ｒｉ−１Ｓ）が高ロジック状態のと
き、相補信号（／［Ｒｉ−１Ｓ］）は、低状態である。
き、相補信号（／［Ｒｉ−１Ｓ］）は、低状態である。
トランジスタ３０４Ｃで構成される伝送ゲートが今度は
、オンなので、電圧Ｖの信号、即ち、ロジック値「１」
の第２入力付号（Ｂｉ）がノード３０３Ｃに現われる。
、オンなので、電圧Ｖの信号、即ち、ロジック値「１」
の第２入力付号（Ｂｉ）がノード３０３Ｃに現われる。
トランジスタ３０１Ｃ及び３０２Ｃで構成された伝送ゲ
ートは、動作しない。
ートは、動作しない。
これら２個のセルの一方を、その（ＭＯＳの）金属化に
応じて、即ち、単一のプログラマブル回路の入力端を如
何に接続するかに応じて、固定オペランド（Ｂｉ）が得
た値を有する単一のプログラマブル回路から作ることが
できる。
応じて、即ち、単一のプログラマブル回路の入力端を如
何に接続するかに応じて、固定オペランド（Ｂｉ）が得
た値を有する単一のプログラマブル回路から作ることが
できる。
次に第５図を参照する。この第５図は、かかる単一のプ
ログラマブル回路の入力を如何にプログラムするかを示
している。この図は、加算器の３個の基本的な構成部品
を示しており、これらオペランドの１つは、固定された
既知の値である。かかるプログラマブル入力加算器２Ｄ
は、上述の加算１３２ Ｂ及び２Ｃと同じ基本部品を用
い１等価的な参照符号に、Ｄを付ける。手段３００では
、第１図を参照して説明した手段３００Ａと同じである
。これらは、トランジスタのグリッド及びドレインに供
給される信号のみが異なっている。
ログラマブル回路の入力を如何にプログラムするかを示
している。この図は、加算器の３個の基本的な構成部品
を示しており、これらオペランドの１つは、固定された
既知の値である。かかるプログラマブル入力加算器２Ｄ
は、上述の加算１３２ Ｂ及び２Ｃと同じ基本部品を用
い１等価的な参照符号に、Ｄを付ける。手段３００では
、第１図を参照して説明した手段３００Ａと同じである
。これらは、トランジスタのグリッド及びドレインに供
給される信号のみが異なっている。
ｒＯＪのロジック値の固定オペランドに対して、トラン
ジスタ３０４Ｄのグリッドは、電位Ｖの電圧（Ｘ＝Ｖ）
を受ける。トランジスタ３０５Ｄのグリッドは、相補的
なキャリー信号（／［Ｒｉ−１Ｓ］）を受ける（Ｙ＝
（／ ［Ｒｉ −Ｉ ＳＦ ） ）。
ジスタ３０４Ｄのグリッドは、電位Ｖの電圧（Ｘ＝Ｖ）
を受ける。トランジスタ３０５Ｄのグリッドは、相補的
なキャリー信号（／［Ｒｉ−１Ｓ］）を受ける（Ｙ＝
（／ ［Ｒｉ −Ｉ ＳＦ ） ）。
トランジスタ３０１Ｄのグリッドは、相補的なキャリー
イン信号（／［Ｒｉ−ＬＳＩ）をうける（Ｚ＝ （／
［Ｒｉ−ＬＳＩ ））、 トランジスタ３０２Ｄのグ
リッドは、キャリーイン信号（Ｒｉ −１Ｓ）を受ける
（Ｔ＝ （Ｒｉ−１Ｓ））。トランジスタ２０１Ｄのド
レイン、及びトランジスタ２０４Ｄのグリッドは、キャ
リーイン信号（Ｒｉ−１Ｓ）を受ける（Ｃ＝ （Ｒｉ−
１Ｓ））。トランジスタ２０２Ｄのソース 及びトラン
ジスタ２０５Ｄのグリッドは、相補的なキャリーイン信
号（／［Ｒｉ−１Ｓコ）１１受ける（Ｄ＝ （／ ［Ｒ
ｉ −ＬＳＩ））。
イン信号（／［Ｒｉ−ＬＳＩ）をうける（Ｚ＝ （／
［Ｒｉ−ＬＳＩ ））、 トランジスタ３０２Ｄのグ
リッドは、キャリーイン信号（Ｒｉ −１Ｓ）を受ける
（Ｔ＝ （Ｒｉ−１Ｓ））。トランジスタ２０１Ｄのド
レイン、及びトランジスタ２０４Ｄのグリッドは、キャ
リーイン信号（Ｒｉ−１Ｓ）を受ける（Ｃ＝ （Ｒｉ−
１Ｓ））。トランジスタ２０２Ｄのソース 及びトラン
ジスタ２０５Ｄのグリッドは、相補的なキャリーイン信
号（／［Ｒｉ−１Ｓコ）１１受ける（Ｄ＝ （／ ［Ｒ
ｉ −ＬＳＩ））。
「１」のロジック値の固定オペランドに対して。
トランジスタ３０４Ｄのグリッドは、相補的なキャリー
イン信号（／［Ｒｉ−１Ｓ］）を受ける。
イン信号（／［Ｒｉ−１Ｓ］）を受ける。
トランジスタ３０５Ｄのグリッドは、接地する。
トランジスタ３０１Ｄのグリッドは、キャリーイン信号
（Ｒｉ −Ｉ Ｓ）を受ける。トランジスタ３０２Ｄの
グリッドは、相補的キャリーイン信号（／［Ｒｉ−１８
コ）を受ける。トランジスタ３０１Ｄのドレイン及びト
ランジスタ３０４Ｄのグリラドは、相補的なキャリーイ
ン信号（／［Ｒｉ−１Ｓ］）を受ける。トランジスタ３
０２Ｄのソース及びトランジスタ３０５Ｄのグリッドは
、キャリーイン信号（Ｒｉ−１Ｓ） を受ける。
（Ｒｉ −Ｉ Ｓ）を受ける。トランジスタ３０２Ｄの
グリッドは、相補的キャリーイン信号（／［Ｒｉ−１８
コ）を受ける。トランジスタ３０１Ｄのドレイン及びト
ランジスタ３０４Ｄのグリラドは、相補的なキャリーイ
ン信号（／［Ｒｉ−１Ｓ］）を受ける。トランジスタ３
０２Ｄのソース及びトランジスタ３０５Ｄのグリッドは
、キャリーイン信号（Ｒｉ−１Ｓ） を受ける。
次に第６図を参照する。この第６図は、直列接続された
１組の加算セル２Ｄからなる本発明の加算器を示してい
る。各セルは、可変オペランドのビット（Ａｉ）の１
ツ（０＜ ｉ ＜ ｎ −１）、即ち、ビットＡｎ−１
、Ａｎ−２，・・・ＡＯの１つを受ける。
１組の加算セル２Ｄからなる本発明の加算器を示してい
る。各セルは、可変オペランドのビット（Ａｉ）の１
ツ（０＜ ｉ ＜ ｎ −１）、即ち、ビットＡｎ−１
、Ａｎ−２，・・・ＡＯの１つを受ける。
各セル２Ｄは、金属化の間、プログラマブルであり、既
知の固定ビット（Ｂｉ）、即ち、 Ｂｎ−１゜８ｎ−
２、・・・ＢＯのロジック値の関数である特定の構造で
ある。
知の固定ビット（Ｂｉ）、即ち、 Ｂｎ−１゜８ｎ−
２、・・・ＢＯのロジック値の関数である特定の構造で
ある。
上述の如き加算器２Ｂ、２Ｃ及び２Ｄは１本発明の実施
例の第２形式を構成する。これら加算器は、任意の値の
オペランドを既知の固定値のオペランドと乗算する２進
乗算器を構成するのに、都合よく利用できる。この構成
が、本発明の実施例の第３形式である。
例の第２形式を構成する。これら加算器は、任意の値の
オペランドを既知の固定値のオペランドと乗算する２進
乗算器を構成するのに、都合よく利用できる。この構成
が、本発明の実施例の第３形式である。
次に第７図を参照する。この第７図は１本発明による２
進乗算器を示している。これは、本発明による加算器１
２と、マルチプレクサ（ＭＵＸ）１４と、アキュムレー
タ及びシフト・レジスタ１６とを具えている。
進乗算器を示している。これは、本発明による加算器１
２と、マルチプレクサ（ＭＵＸ）１４と、アキュムレー
タ及びシフト・レジスタ１６とを具えている。
乗算器の詳細構成は、並列型入力及び出力端を有する。
レジスタ１６は、入力及び出力端を有する。加算器１２
は、その入力端がレジスタ１６の出力端に接続しており
、それ自体の出力端も有する。加算器１２は、第６図を
参照して説明したものであり、それらの違いは、オペラ
ンドＡがオペランドＤに変わったことである。よって、
加算器１２は、排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ
）を発生する第１モジュールと、キャリーアウト信号（
ＲｉＳ）を発生する第２モジュールとを具えている。マ
ルチプレクサ１４は、２個の入力端を有し、これら入力
篩の一方は、加算器１２の出力端に接続され、他方の入
力端は、レジスタ１６の出力端に接続される。マルチプ
レクサ１４の出力端は、レジスタ１６の入力端に接続す
る。固定オペランドＢは、既知であり、第３及び第６図
を参照して説明した如く、加算器１２の構成により決ま
る。可変オペランドＤを、直列形式で、マルチプレクサ
１４の制御入力端１８に供給する。
は、その入力端がレジスタ１６の出力端に接続しており
、それ自体の出力端も有する。加算器１２は、第６図を
参照して説明したものであり、それらの違いは、オペラ
ンドＡがオペランドＤに変わったことである。よって、
加算器１２は、排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ
）を発生する第１モジュールと、キャリーアウト信号（
ＲｉＳ）を発生する第２モジュールとを具えている。マ
ルチプレクサ１４は、２個の入力端を有し、これら入力
篩の一方は、加算器１２の出力端に接続され、他方の入
力端は、レジスタ１６の出力端に接続される。マルチプ
レクサ１４の出力端は、レジスタ１６の入力端に接続す
る。固定オペランドＢは、既知であり、第３及び第６図
を参照して説明した如く、加算器１２の構成により決ま
る。可変オペランドＤを、直列形式で、マルチプレクサ
１４の制御入力端１８に供給する。
本発明による乗算器は、次のように動作する。
各クロック・パルスにて、加算器１２は、シフト・レジ
スタ１６の内容を固定オペランドＢに加算する。マルチ
プレクサ１４の入力端１８に供給されたオペランドＤの
ランクｉのビット（Ｄ ｉ ）が値「０」ならば（０＜
ｉ＜ｎ−１）、 マルチプレクサ１４は、その入力端
がレジスタ１６の出力端に接続されるように制御される
。よ−って、シフト・レジスタ１６は、前の瞬間の内容
と同じであるが２で割られた（シフトされた）値を再ロ
ードする。これとは対称的に、ビット（Ｄｉ）の値が「
１」ならば、マルチプレクサは、 レジスタ１６の入力
端を加算器１２の出力端に接続する。この場合、シフト
・レジスタ１６は、加算器１２から得られた結果を再ロ
ードする。
スタ１６の内容を固定オペランドＢに加算する。マルチ
プレクサ１４の入力端１８に供給されたオペランドＤの
ランクｉのビット（Ｄ ｉ ）が値「０」ならば（０＜
ｉ＜ｎ−１）、 マルチプレクサ１４は、その入力端
がレジスタ１６の出力端に接続されるように制御される
。よ−って、シフト・レジスタ１６は、前の瞬間の内容
と同じであるが２で割られた（シフトされた）値を再ロ
ードする。これとは対称的に、ビット（Ｄｉ）の値が「
１」ならば、マルチプレクサは、 レジスタ１６の入力
端を加算器１２の出力端に接続する。この場合、シフト
・レジスタ１６は、加算器１２から得られた結果を再ロ
ードする。
第７図に示す実施例において、この加算器は、レジスタ
１６の内容を固定オペランドＢに単に加算することもで
きる。Ｄが負の数、即ち、 （ＤＮ−１＝１）ならば、
レジスタ１６の内容から値Ｂを減算する必要がある。
１６の内容を固定オペランドＢに単に加算することもで
きる。Ｄが負の数、即ち、 （ＤＮ−１＝１）ならば、
レジスタ１６の内容から値Ｂを減算する必要がある。
これは、第７図に示す乗算器の加算器１２ではできない
。それは、構成が、単一のオペランドＢのみを加算する
ようになっているからである。
。それは、構成が、単一のオペランドＢのみを加算する
ようになっているからである。
この問題を解決するために、いずれの符号の固定オペラ
ンドＢも加算できるように、第７図の乗算器を変更すれ
ばよい。このように変更した乗算器を第８図に示す。
ンドＢも加算できるように、第７図の乗算器を変更すれ
ばよい。このように変更した乗算器を第８図に示す。
この乗算器において、第７図の乗算器の要素と同じ要素
には、同じ参照符号を付ける。第８図の乗算器は、レジ
スタ１６の内容を反伝する付加的な要素を含んでいる。
には、同じ参照符号を付ける。第８図の乗算器は、レジ
スタ１６の内容を反伝する付加的な要素を含んでいる。
これら手段は、レジスタ１６からの出力を受ける入力端
を有するインバータ２２と、第１入力端がレジスタ１６
の出力端に接続され、第２入力端がインバータ２２の出
力を受けるように接続されたマルチプレクサ２０とを具
えている。マルチプレクサ２０の出力端を加算機２の入
力端に接続する。マルチプレクサ２０は、直列オペラン
ドＤの最上位ビットＤ Ｎ−１を受ける制御入力端２４
を具えている。よって、マルチプレクサ２０は、加算器
１２の入力端に、Ｄｎ−１が「０」ならば、レジスタ１
６の内容を供給し、Ｄ ｎ−１がｒｌ」ならば、レジス
タ１６の相補的な内容を供給する。 加算器１２は、値
Ｂをシフト・レジスタ１６の内容に加算する。よって、
シフト・レジスタ１６のパリティは、マルチプレクサ２
０で決まる。
を有するインバータ２２と、第１入力端がレジスタ１６
の出力端に接続され、第２入力端がインバータ２２の出
力を受けるように接続されたマルチプレクサ２０とを具
えている。マルチプレクサ２０の出力端を加算機２の入
力端に接続する。マルチプレクサ２０は、直列オペラン
ドＤの最上位ビットＤ Ｎ−１を受ける制御入力端２４
を具えている。よって、マルチプレクサ２０は、加算器
１２の入力端に、Ｄｎ−１が「０」ならば、レジスタ１
６の内容を供給し、Ｄ ｎ−１がｒｌ」ならば、レジス
タ１６の相補的な内容を供給する。 加算器１２は、値
Ｂをシフト・レジスタ１６の内容に加算する。よって、
シフト・レジスタ１６のパリティは、マルチプレクサ２
０で決まる。
正確な結果（レジスタ１６−Ｂ）を得るために、この加
算の結果（レジスタ１６＋Ｂの内容の相補）の結果な相
補的にする。
算の結果（レジスタ１６＋Ｂの内容の相補）の結果な相
補的にする。
［発明の効果コ
上述の如く、本発明によれば、第２入力付号とキャリー
イン入力信号との役割を交換することにより、２進計算
回路のキャリー伝搬を加速する。
イン入力信号との役割を交換することにより、２進計算
回路のキャリー伝搬を加速する。
よって、計算がより一層高速になる。
第１図は、３個の１ビット入力端（Ａｉ、Ｂｉ゛及びＲ
１−１Ｓ）を有し、１６個のトランジスタで構成された
本発明による全加算器の回路図である。 第２図は、３個の１ビット入力＠（Ａｉ、Ｂｉ及びＲ１
−１Ｓ）を有し、１Ｓ個のトランジスタで構成された本
発明による全加算器の回路図である。 第３図は、任意の２進値のビット（Ａｉ）をロジック値
「０」のビットに加算する本発明による加算セルの２個
のモジュールの回路図である。 第４図は、任意の２進値のビット（Ａｉ）をロジック値
「ｌ」のビットに加算する本発明による加算セルの２個
のモジュールの回路図である。 第５図は、第３及び第４図を参照して説明したセルのい
ずれかの久方を、固定オペランドＢの関数としてプログ
ラマブルにできる、本発明による回路図である。 第６図は、加算セルに固定オペランドのビット値を加え
た、本発明による加算器のブロック図である。 第７図は、第６図の加算器を含んだ、本発明による乗算
器の構成のブロック図である。 第８図は、任意の符号の２つのオペランドを処理する、
本発明による乗算器の別の実施例を示すブロック図であ
る。 ３Ｂ、３Ｃ： 第１モジュール ５Ｂ、５Ｃ： 第２モジュール １００Ａ、１０９Ａ：第１手段 ２００Δ：第２手段 ３００ Ａ： 第３手段 代理人 弁理士 蛭用昌信 （他５名）Ｌ＝＝＝＝
−エー・・・一−ｕ 第４図
１−１Ｓ）を有し、１６個のトランジスタで構成された
本発明による全加算器の回路図である。 第２図は、３個の１ビット入力＠（Ａｉ、Ｂｉ及びＲ１
−１Ｓ）を有し、１Ｓ個のトランジスタで構成された本
発明による全加算器の回路図である。 第３図は、任意の２進値のビット（Ａｉ）をロジック値
「０」のビットに加算する本発明による加算セルの２個
のモジュールの回路図である。 第４図は、任意の２進値のビット（Ａｉ）をロジック値
「ｌ」のビットに加算する本発明による加算セルの２個
のモジュールの回路図である。 第５図は、第３及び第４図を参照して説明したセルのい
ずれかの久方を、固定オペランドＢの関数としてプログ
ラマブルにできる、本発明による回路図である。 第６図は、加算セルに固定オペランドのビット値を加え
た、本発明による加算器のブロック図である。 第７図は、第６図の加算器を含んだ、本発明による乗算
器の構成のブロック図である。 第８図は、任意の符号の２つのオペランドを処理する、
本発明による乗算器の別の実施例を示すブロック図であ
る。 ３Ｂ、３Ｃ： 第１モジュール ５Ｂ、５Ｃ： 第２モジュール １００Ａ、１０９Ａ：第１手段 ２００Δ：第２手段 ３００ Ａ： 第３手段 代理人 弁理士 蛭用昌信 （他５名）Ｌ＝＝＝＝
−エー・・・一−ｕ 第４図
Claims (12)
- （１）第１入力信号（Ａｉ）を受ける１ビットの第１入
力端と、 第２入力信号（Ｂｉ）を受ける１ビットの第２入力端と
、 キャリーイン入力信号（Ｒｉ−１Ｓ）を受ける１ビット
のキャリーイン入力端とを有し、更に、上記第１入力信
号及び上記キャリーイン信号間の排他的オア信号（Ａｉ
（＋）Ｒｉ−１Ｓ）を発生すると共に、この信号（Ａｉ
（＋）Ｒｉ−１Ｓ）を反転して、その相補信号（／［Ａ
ｉ（＋）Ｒｉ−１Ｓ］）を発生する第１手段（１００Ａ
、１０９Ａ）と、上記第１入力信号及び上記キャリーイ
ン信号間の上記排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ
）と上記第２入力信号（Ｂｉ）との間の排他的オア機能
を実行して、その結果の信号を発生する第２手段（２０
０Ａ）と、 伝送ゲートの一方が上記第１入力信号（Ａｉ）を通過さ
せ、伝送ゲートの他方が上記第２入力信号（Ｂｉ）を通
過させ、上記第１入力信号及び上記キャリーイン信号間
の上記排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）及びそ
の上記相補信号（／［Ａｉ（＋）Ｒｉ−１Ｓ］）により
制御される２個の上記伝送ゲートから構成された伝送機
能により、キャリーアウト信号（ＲｉＳ）を発生する第
３手段（３００Ａ）と を具えた少なくとも１個のセルにより構成されたことを
特徴とする２進計算回路。 - （２）可変オペランド（Ａ）から得た任意の２進値の第
１ビット（Ａｉ）と、固定オペランド（Ｂ）から得た既
知の固定した２進値の第２ビット（Ｂｉ）とを加算する
少なくとも１個の基本セルから構成された形式であって
、各セルが、上記第１入力信号及び上記キャリーイン信
号間の排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）を生じ
る第１モジュールと、上記ゲートの一方が上記第１入力
信号（Ａｉ）を通過させ、上記ゲートの他方が上記第２
入力信号（Ｂｉ）を通過させ、上記キャリーイン信号（
Ｒｉ−１Ｓ）及びその相補信号（／［Ｒｉ−１Ｓ］）の
制御下で、２個の伝送ゲートから成る伝送機能を実行す
ることにより、キャリーアウト信号（ＲｉＳ）を発生す
る第２モジュールとを具えることを特徴とする請求項１
記載の２進計算回路。 - （３）固定オペランド（Ｂ）のロジック値「０」のビッ
ト（Ｂｉ）に関連した各セルの上記第１モジュールは、 第１トランジスタ（４０１Ｂ）及び第２トランジスタ（
４０２Ｂ）を有し、上記両トランジスタ（４０１Ｂ、４
０２Ｂ）のグリッドは、上記キャリーイン信号（Ｒｉ−
１Ｓ）を受けるように接続され、正電圧（Ｖ）が上記第
１トランジスタ（４０１Ｂ）のドレインに供給され、接
地電圧が上記第２トランジスタ（４０２Ｂ）のソースに
供給され、上記第１トランジスタ（４０１Ｂ）のソース
及び上記第２トランジスタ（４０２Ｂ）のドレインが第
１ノード（４０３Ｂ）にて相互接続された逆極性の第１
トランジスタ対（４０１Ｂ、４０２Ｂ）と、 第１トランジスタ（２０１Ｂ）及び第２トランジスタ（
２０２Ｂ）を有し、上記第１トランジスタのドレインは
、上記キャリーイン信号（Ｒｉ−１Ｓ）を受けるように
接続され、上記第２トランジスタ（２０２Ｂ）のソース
は、上記第１ノード（４０３Ｂ）に接続され、上記両ト
ランジスタ（２０１Ｂ、２０２Ｂ）のグリッドは、上記
可変オペランド（Ａ）からの上記第１入力信号（Ａｉ）
を受けるように接続され、上記第１トランジスタ（２０
１Ｂ）のソース及び上記第２トランジスタ（２０２Ｂ）
のドレインは、第２ノード（２０３Ｂ）にて相互接続さ
れた逆極性の第２トランジスタ対（２０１Ｂ、２０２Ｂ
）と、 第１トランジスタ（２０４Ｂ）及び第２トランジスタ（
２０５Ｂ）を有し、上記両トランジスタ（２０４Ｂ、２
０５Ｂ）のソースは、上記第２ノード（２０３Ｂ）に接
続され、上記両トランジスタ（２０４Ｂ、２０５Ｂ）の
ドレインは、上記可変オペランド（Ａ）からの上記第１
入力信号（Ａｉ）を受けるように接続され、上記第１ト
ランジスタ（２０４Ｂ）のグリッドは、上記キャリーイ
ン信号（Ｒｉ−１Ｓ）を受けるように接続され、上記第
２トランジスタ（２０５Ｂ）のグリッドは、上記第１ノ
ード（４０３Ｂ）に接続されて、上記可変オペランド（
Ａ）及び上記キャリーイン信号のビット間の上記排他的
オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）が上記第２ノード（
２０３Ｂ）から得られる逆極性の第３トランジスタ対（
２０４Ｂ、２０５Ｂ）と を具えたことを特徴とする請求項２記載の２進計算回路
。 - （４）上記固定オペランド（Ｂ）のロジック値「０」の
ビット（Ｂｉ）に関連した各セルの上記第２モジュール
（５Ｂ）は、 第１トランジスタ（３０１Ｂ）及び第２トランジスタ（
３０２Ｂ）を有し、上記第１トランジスタ（３０１Ｂ）
のグリッドは、上記キャリーイン信号（Ｒｉ−１Ｓ）を
受けるように接続され、上記第２トランジスタ（３０２
Ｂ）のグリッドは、上記相補的なキャリーイン信号（／
［Ｒｉ−１Ｓ］）を受けるように接続され、上記両トラ
ンジスタ（３０１Ｂ、３０２Ｂ）のドレインは、上記可
変オペランド（Ａ）からの上記第１入力信号（Ａｉ）を
受けるように接続され、上記両トランジスタ（３０１Ｂ
、３０２Ｂ）のソースは、第３ノード（３０３Ｂ）に接
続された逆極性の第４トランジスタ対（３０１Ｂ、３０
２Ｂ）と、Ｎチャンネル・トランジスタであり、そのソ
ースは、接地されており、そのグリッドは、上記相補的
なキャリーイン信号（／［Ｒｉ−１Ｓ］）により制御さ
れ、そのドレインは、上記第３ノード（３０３Ｂ）に接
続され、該第３ノード（３０３Ｂ）にて、上記キャリー
アウト信号（ＲｉＳ）が得られ、上記第４トランジスタ
対の上記両トランジスタ（３０１Ｂ、３０２Ｂ）のソー
スとドレインが相互接続している単一の第３トランジス
タ（３０５Ｂ）と を具えていることを特徴とする請求項２記載の２進計算
回路。 - （５）上記固定オペランド（Ｂ）のロジック値「１」の
ビット（Ｂｉ）に関連した各セルの第１モジュール（３
Ｃ）は、 第１トランジスタ（４０１Ｃ）及び第２トランジスタ（
４０２Ｃ）を有し、これら両トランジスタ（４０１Ｃ、
４０２Ｃ）のグリッドは、上記キャリーイン信号（Ｒｉ
−１Ｓ）を受けるように接続され、正電圧（Ｖ）が上記
第１トランジスタ（４０１Ｃ）のドレインに供給され、
接地電圧が上記第２トランジスタ（４０２Ｃ）のソース
に供給され、上記第１トランジスタ（４０１Ｃ）のソー
ス及び上記第２トランジスタ（４０２Ｃ）のドレインが
第１ノード（４０３Ｃ）にて相互接続された逆極性の第
１トランジスタ対（４０１Ｃ、４０２Ｃ）と、 第１トランジスタ（２０１Ｃ）及び第２トランジスタ（
２０２Ｃ）を有し、上記第１トランジスタ（２０１Ｃ）
のドレインは、上記第１ノード（４０３Ｃ）に接続され
、上記第２トランジスタ（２０２Ｃ）のソースは、上記
キャリーイン信号（Ｒｉ−１Ｓ）を受けるように接続さ
れ、上記両トランジスタ（２０１Ｃ、２０２Ｃ）のグリ
ッドは、上記可変オペランド（Ａ）からの上記第１入力
信号（Ａｉ）を受けるように接続され、上記第１トラン
ジスタ（２０１Ｃ）のソース及び上記第２トランジスタ
（２０２Ｃ）のドレインは、第２ノード（２０３Ｃ）に
て相互接続されている逆極性の第２トランジスタ対（２
０１Ｃ、２０２Ｃ）と、第１トランジスタ（２０４Ｃ）
及び第２トランジスタ（２０５Ｃ）を有し、上記両トラ
ンジスタ（２０４Ｃ、２０５Ｃ）のソースは、上記第２
ノード（２０３Ｃ）に接続され、上記両トランジスタ（
２０４Ｃ、２０５Ｃ）のドレインは、上記可変オペラン
ド（Ａ）からの上記第１入力信号（Ａｉ）を受けるよう
に接続され、上記第１トランジスタ（２０４Ｃ）のグリ
ッドは、上記第１ノード（４０３Ｃ）に接続され、上記
第２トランジスタ（２０５Ｃ）のグリッドは、上記キャ
リーイン信号（Ｒｉ−１Ｓ）を受けるように接続され、
上記可変オペランド（Ａ）及び上記キャリーイン信号の
ビット間の上記排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ
）を上記第２ノード（２０３Ｃ）から得る逆極性の第３
トランジスタ対（２０４Ｃ、２０５Ｃ）と を具えたことを特徴とする請求項２記載の２進計算回路
。 - （６）上記固定オペランド（Ｂ）のロジック値「１」の
ビット（Ｂｉ）に関連した各セルの上記第２モジュール
（５Ｃ）は、 第１トランジスタ（３０１Ｃ）及び第２トランジスタ（
３０２Ｃ）を有し、上記第１トランジスタ（３０１Ｃ）
のグリッドは、上記キャリーイン信号（Ｒｉ−１Ｓ）を
受けるように接続され、上記第２トランジスタ（３０２
Ｃ）のグリッドは、上記相補的なキャリーイン信号（／
［Ｒｉ−１Ｓ］）を受けるように接続され、上記両トラ
ンジスタ（３０１Ｃ、３０２Ｃ）のドレインは、上記可
変オペランド（Ａ）からの上記第１入力信号（Ａｉ）を
受けるように接続され、上記両トランジスタ（３０１Ｃ
、３０２Ｃ）のソースは、第３ノード（３０３Ｃ）に接
続されている逆極性の第４トランジスタ対（３０１Ｃ、
３０２Ｃ）と、 Ｐチャンネル・トランジスタであり、そのソースは、正
電圧（Ｖ）を受け、そのグリッドは、上記相補的なキャ
リーイン信号（／［Ｒｉ−１Ｓ］）により制御され、そ
のドレインは、上記第３ノード（３０３Ｂ）に接続され
、該第３ノード（３０３Ｂ）にて、上記キャリーアウト
信号（ＲｉＳ）が得られ、上記第４トランジスタ対の上
記両トランジスタ（３０１Ｃ、３０２Ｃ）のソースとド
レインが相互接続している単一の第３トランジスタ（３
０４Ｃ）と を具えていることを特徴とする請求項２記載の２進計算
回路。 - （７）ランクｉ（０＜ｉ＜ｎ−２）の各セルからのキャ
リーアウト・ビット（ＲｉＳ）をランク（ｉ＋１）のセ
ルのキャリーイン入力端（ＲｉＳ）に供給し、各セルを
固定オペランド（Ｂ）からのビット（Ｂｉ）の値に対し
て固定接続したことを特徴とする請求項２〜６のいずれ
かに記載の複数のセルを具えた２進計算回路。 - （８）ｎビット（Ｂｎ−１、Ｂｎ−２、・・・Ｂ０）を
有する固定オペランド（Ｂ）と、ｎビット（Ｄｎ−１、
Ｄｎ−２、・・・Ｄ０）を有する任意の値のオペランド
（Ｄ）とを乗算する並列・直列２進乗算器であって、 該乗算器は、乗算の並列結果を蓄積するアキュムレータ
及びシフト・レジスタ（１６）を具え、該レジスタは、
入力及び出力端を有し、 上記乗算器は、出力端、及び上記レジスタ（１６）の出
力端に接続された入力端を有し、請求項２〜６のいずれ
かに記載の２進計算回路（１２）と、２入力マルチプレ
クサ（１４）とを具え、該２進計算回路（１２）の各セ
ルは、排他的オア信号（Ｄｉ（＋）Ｒｉ−１Ｓ）を発生
する第１モジュールと、キャリーアウト信号（ＲｉＳ）
を発生する第２モジュールとを有し、 上記２入力マルチプレクサ（１４）の一方の入力端は、
上記２進計算回路（１２）の出力端に接続され、他方の
入力端は、レジスタ（１６）の出力端に接続され、出力
端が上記レジスタの入力端に接続され、 上記マルチプレクサは、可変オペランド（Ｄ）が直列形
式で供給される制御入力端（１８）を更に有することを
特徴とする並列・直列２進乗算器。 - （９）２つの逆符号のオペランドを乗算する乗算器であ
って、上記アキュムレータ及びシフト・レジスタ（１６
）の出力端と上記加算器（１２）の入力端間に配置され
た第２マルチプレクサ（２０）を更に具え、該第２マル
チプレクサは、２個の入力端を有し、その一方の入力端
は、上記レジスタの出力端に接続され、他方の入力端は
、上記レジスタの出力端に接続された入力端を有するイ
ンバータの出力端に接続され、上記第２マルチプレクサ
（２０）を上記可変オペランド（Ｄ）の最上位ビット（
Ｄｎ−１）により制御することを特徴とする請求項８記
載の乗算器。 - （１０）上記第１手段（１００Ａ）は、 第１トランジスタ（１０１Ａ）及び第２トランジスタ（
１０２Ａ）を有し、上記トランジスタの各々のグリッド
が、上記第１入力端（Ａｉ）に接続され、正電圧が上記
第１トランジスタのドレインに供給され、接地電圧が上
記第２トランジスタ（１０２Ａ）のソースに供給され、
上記第１トランジスタ（１０１Ａ）のソース及び上記第
２トランジスタ（１０２Ａ）のソースが第４ノード（１
０３Ａ）に接続された逆極性の第１トランジスタ対（１
０１Ａ、１０２Ａ）と、 第１トランジスタ（１０４Ａ）及び第２トランジスタ（
１０５Ａ）を有し、上記第１トランジスタ（１０４Ａ）
のドレインは、上記第１入力端（Ａｉ）に接続され、上
記第２トランジスタ（１０５Ａ）のソースは、上記第４
ノード（１０３Ａ）に接続され、上記トランジスタ（２
０１Ｂ、２０２Ｂ）の各々のグリッドは、上記キャリー
イン入力端（Ｒｉ−１Ｓ）に接続され、上記第１トラン
ジスタ（１０４Ａ）のソース及び上記第２トランジスタ
（１０５Ａ）のドレインは、第５ノード（１０６Ａ）に
接続された逆極性の第２トランジスタ対（１０４Ａ、１
０５Ａ）と、 第１トランジスタ（１０７Ａ）及び第２トランジスタ（
１０８Ａ）を有し、上記トランジスタ（１０７Ａ、１０
８Ａ）の各々のソースは、上記第５ノード（１０６Ａ）
に接続され、上記両トランジスタの各々のドレインは、
上記キャリーイン入力端（Ｒｉ−１Ｓ）に接続され、上
記第１トランジスタのグリッドは、上記第１入力端（Ａ
ｉ）に接続され、上記第２トランジスタ（１０８Ａ）の
グリッドは、上記第４ノード（１０３Ａ）に接続され、
上記第１入力信号（Ａｉ）及び上記キャリーイン信号（
Ｒｉ−１Ｓ）間の排他的オア信号（Ａｉ（＋）Ｒｉ−１
Ｓ）を上記第５ノード（１０６Ａ）から得る逆極性の第
３トランジスタ対（２０４Ｂ、２０５Ｂ）と を具えたことを特徴とする請求項１記載の２進計算回路
。 - （１１）上記第２手段（２００Ａ）は、 第１トランジスタ（２０１Ａ）及び第２トランジスタ（
２０２Ａ）を有し、該トランジスタの各々のグリッドが
、第２入力端（Ｂｉ）に接続され、上記第１トランジス
タ（２０１Ａ）のドレインが、上記第１入力信号（Ａｉ
）及び上記キャリーイン入力信号（Ｒｉ−１Ｓ）間の排
他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）を受けるように
接続され、上記第２トランジスタ（２０２Ａ）のソース
が、上記相補的な排他的オア信号（／［Ａｉ（＋）Ｒｉ
−１Ｓ］）を受けるように接続され、第６ノード（２０
３Ａ）にて、上記第１トランジスタ（２０１Ａ）のソー
スが上記第２トランジスタ（２０２Ａ）のドレインに接
続されると共に、上記結果信号が得られる第１トランジ
スタ対と、 第１トランジスタ（２０４Ａ）及び第２トランジスタ（
２０５Ａ）を有し、該トランジスタの各々のドレインが
上記第２入力端（Ｂｉ）に接続され、上記第１トランジ
スタ（２０４Ａ）のグリッドが、上記第１入力信号（Ａ
ｉ）及び上記キャリーイン信号（Ｒｉ−１Ｓ）間の上記
排他的オア信号（Ａｉ（＋）Ｒｉ−１Ｓ）を受けるよう
に接続され、上記第２トランジスタ（２０５Ａ）のグリ
ッドが、上記相補的な排他的オア信号（／［Ｒｉ−１Ｓ
］）を受けるように接続され、上記トランジスタ（２０
４Ａ、２０５Ａ）の各々のソースが上記第６ノード（２
０３Ａ）に接続されて、上記結果信号が得られる逆極性
の第２トランジスタ対と を具えることを特徴とする請求項１記載の２進計算回路
。 - （１２）上記第３手段（３００Ａ）は、 第１トランジスタ（３０１Ａ）及び第２トランジスタ（
３０２Ａ）を有し、上記第１トランジスタ（３０１Ａ）
のグリッドが、上記第１入力信号（Ａｉ）及び上記キャ
リーイン信号（Ｒｉ−１Ｓ）間の上記排他的オア信号（
Ａｉ（＋）Ｒｉ−１Ｓ）を受けるように接続され、上記
第２トランジスタ（３０２Ａ）のグリッドが、上記相補
的な排他的オア信号（／［Ａｉ（＋）Ｒｉ−１Ｓ］）を
受けるように接続され、上記トランジスタ（３０１Ａ、
３０２Ａ）の各々のドレインが、上記第２入力端（Ｂｉ
）に接続され、上記トランジスタ（３０１Ａ、３０２Ａ
）の各々のソースが、第７ノード（３０３Ａ）に接され
て、キャリーアウト信号（Ｒｉ）が得られる第１対と、 第１トランジスタ（３０４Ａ）及び第２トランジスタ（
３０５Ａ）を有し、上記第１トランジスタ（３０４Ａ）
のグリッドが、上記第１入力信号（Ａｉ）及び上記キャ
リーイン信号（Ｒｉ−１Ｓ）間の上記排他的オア信号（
Ａｉ（＋）Ｒｉ−１Ｓ）を受けるように接続され、上記
第２トランジスタ（３０５Ａ）のグリッドが、上記相補
的な排他的オア信号（／［Ａｉ（＋）Ｒｉ−１Ｓ］）を
受けるように接続され、上記トランジスタ（３０４Ａ、
３０５Ａ）の各々のソースが、上記第１入力端（Ａｉ）
に接続され、上記トランジスタ（３０４Ａ、３０５Ａ）
の各々のドレインが、上記第７ノード（３０３Ａ）に接
続されて、上記キャリーアウト信号（Ｒｉ）が得られる
逆極性の第２トランジスタ対と を具えることを特徴とする請求項１記載の２進計算回路
。
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