RU2054709C1 - Устройство для умножения чисел в позиционном коде - Google Patents
Устройство для умножения чисел в позиционном коде Download PDFInfo
- Publication number
- RU2054709C1 RU2054709C1 RU94001646A RU94001646A RU2054709C1 RU 2054709 C1 RU2054709 C1 RU 2054709C1 RU 94001646 A RU94001646 A RU 94001646A RU 94001646 A RU94001646 A RU 94001646A RU 2054709 C1 RU2054709 C1 RU 2054709C1
- Authority
- RU
- Russia
- Prior art keywords
- elements
- multiplier
- inputs
- input double
- adder
- Prior art date
Links
Images
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных цифровых вычислительных устройствах на цифровых интегральных микросхемах. Целью изобретения является уменьшение объема и повышение быстродействия. Устройство умножения чисел в позиционном коде обеспечивает умножение путем суммирования разрядного множимого на комбинационном /m - 1/ каскадном сумматоре, реализованном на двухвходовых сдвоенных элементах И - ИЛИ, с числом двухвходовых сдвоенных элементов И - ИЛИ в каждом каскаде, равным номеру каскада, соединенных между собой для случая двухразрядного множителя так, что после каждого каскада число разрядов множимого, участвующих в преобразовании, увеличивается на один, начиная со старшего разряда множимого и младшего разряда добавленного множимого. 1 ил., 1 табл.
Description
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и специализированных цифровых вычислительных устройствах на цифровых интегральных микросхемах.
Известно устройство умножения, содержащее регистр множимого и регистр множителя. Множимое и множитель представляют числами в цифровом двоичном коде и используют параллельную передачу разрядов чисел по шинам данных и схему устройства умножения для параллельных чисел. Такое техническое решение в принципе не обеспечивает работу в реальном масштабе времени, так как выполнение умножения требует определенного времени, в течение которого множимое и множитель должны сохранять свое значение.
Этого можно избежать, если сместить все значения множимого и множителя в область положительных значений и перейти к представлению чисел в двоичном позиционном коде. Например, число пять представляется как число 0.011111, содержащее пять единиц. Умножение в этом случае осуществляется путем суммирования множимого Х столько раз, сколько единиц в позиционном представлении множителя W. При использовании комбинационного сумматора такой умножитель может работать в режиме непрерывного изменения чисел на входе, так как здесь нет обратных связей.
Известен комбинационный сумматор для сложения чисел в позиционном представлении, реализованный на двухвходовых сдвоенных элементах И-ИЛИ.
Недостатком известного сумматора является большой объем оборудования. Если два числа в позиционном представлении содержат по m разрядов, то количество двухвходовых сдвоенных элементов И-ИЛИ в сумматоре равно Э m(m-1).
Цель изобретения уменьшение объема оборудования и повышение быстродействия.
На чертеже приведена структурная схема предложенного устройства умножения (для случая двухразрядного множителя).
Она содержит m-разрядный регистр 1 для числа множимого в позиционном коде, двухразрядный регистр 2 для числа множителя в позиционном коде, вентильные сборки 3 и 4, обеспечивающие подачу на входы сумматора 5 множимого в зависимости от значения множителя в соответствии с логикой, определяемой таблицей
Сб4 Сб3 "X0" (W2 0, W1 0) 0 0 "X1" (W2 0, W2 1) 0 1 "X2" (W2 1, W2 1) 1 1
Сумматор 5 является комбинационным сумматором и выполнен на двухвходовых сдвоенных элементов И-ИЛИ, связи которых между собой (для случая m 4) описываются следующими логическими уравнениями:
вых 8 X4g
вых 7 X1g X2g X3g X4
вых 6 x1g&x2g&x4∨x3g
вых 5 (x1g&x4∨x2g)&(x1g∨x4)&x3
вых 4 x1g&x4∨x2g∨[(x1g∨x4)&x3]
вых 3 (x1g∨x3∨x4)&x2
вых 2 x1g∨x2∨x3∨x4
вых 1 X1
Устройство умножения работает следующим образом.
Сб4 Сб3 "X0" (W2 0, W1 0) 0 0 "X1" (W2 0, W2 1) 0 1 "X2" (W2 1, W2 1) 1 1
Сумматор 5 является комбинационным сумматором и выполнен на двухвходовых сдвоенных элементов И-ИЛИ, связи которых между собой (для случая m 4) описываются следующими логическими уравнениями:
вых 8 X4g
вых 7 X1g X2g X3g X4
вых 6 x1g&x2g&x4∨x3g
вых 5 (x1g&x4∨x2g)&(x1g∨x4)&x3
вых 4 x1g&x4∨x2g∨[(x1g∨x4)&x3]
вых 3 (x1g∨x3∨x4)&x2
вых 2 x1g∨x2∨x3∨x4
вых 1 X1
Устройство умножения работает следующим образом.
Пусть на вход устройства умножения поступает число множимого, содержащее K ≅ m единиц, начиная с младшего разряда, тогда разряды (К + 1), (К + 2),m равны нулю. Если значение числа для множителя равно единице, то на сумматор поступает параллельный позиционный код числа только через вентильную сборку 3 и, в соответствии с логикой работы комбинационного сумматора, передается на выходные шины без изменения. Если значение числа для множителя равно двум, то на сумматор поступает параллельный позиционный код множимого через обе сборки 3 и 4. После каждого каскада сумматора массив единиц добавленного числа на выходе сборки 4 смещается на одну ступень вниз подобно спуску по лестнице. В результате таких смещений на выходе сумматора массив единиц добавленного числа оказывается расположенным непосредственно над массивом единиц числа, поступившего через вентильную сборку 3, без промежуточных значений нуля для разрядов. Тем самым на выходе сумматора образуется позиционный код числа, соответствующих удвоенному значению множимого.
Объем оборудования в сумматоре устройства умножения определяется по формуле Э . Это значительно меньше, чем у прототипа. Преимуществом устройства умножения является возможность работы в реальном времени, использование цифровой элементной базы с однотипными элементами и связями, что упрощает возможность его реализации в интегральном исполнении.
Claims (1)
- УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ В ПОЗИЦИОННОМ КОДЕ, содержащее m-разрядный регистр множимого (m - разрядность множимого), двухразрядный регистр множителя, две группы по m элементов И в каждой и m(m - 1)/2 двухвходовых сдвоенных элементов И - ИЛИ, причем выход i-го разряда регистра множимого соединен с первыми входами i-х элементов И первой и второй групп (i = 1,..., m), вторые входы элементов И первой группы объединены и соединены с выходом первого младшего разряда регистра множителя, вторые входы элементов И второй группы объединены и соединены с выходом второго разряда регистра множителя, одноименные входы двухвходовых сдвоенных элементов И - ИЛИ объединены между собой, отличающееся тем, что двухвходовые сдвоенные элементы И - ИЛИ объединены в m - 1 каскадов, соединенных последовательно, причем число двухвходовых сдвоенных элементов И - ИЛИ в каждом каскаде равно номеру каскада, при этом выходы первого элемента И первой группы и m-го элемента И второй группы являются соответственно выходами первого и 2m-го разрядов результата устройства, выход j-го элемента И первой группы (j = 2,...,m) соединен с первыми входами первых двухвходовых сдвоенных элементов И - ИЛИ в l-м каскаде (l = m - 1, ...,1), выход K-го элемента И второй группы соединен с вторыми входами K-х двухвходовых сдвоенных элементов И - ИЛИ (K = 1,...,m - 1) в K-м каскаде, выходы s-х элементов ИЛИ и s-х элементов И (s = 1,...,p) двухвходовых сдвоенных элементов И - ИЛИ p-го каскада (p = 1,...,m - 1) соединены соответственно с вторыми входами s-х и первыми входами (s + 1)-х двухвходовых сдвоенных элементов И - ИЛИ (p + 1)-го каскада, выходы двухвходовых сдвоенных элементов И - ИЛИ (m - 1)-го каскада являются соответственно выходами с второго по (2m - 1)-й разрядов результата устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU94001646A RU2054709C1 (ru) | 1994-01-17 | 1994-01-17 | Устройство для умножения чисел в позиционном коде |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU94001646A RU2054709C1 (ru) | 1994-01-17 | 1994-01-17 | Устройство для умножения чисел в позиционном коде |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2054709C1 true RU2054709C1 (ru) | 1996-02-20 |
RU94001646A RU94001646A (ru) | 1996-03-20 |
Family
ID=20151579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU94001646A RU2054709C1 (ru) | 1994-01-17 | 1994-01-17 | Устройство для умножения чисел в позиционном коде |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2054709C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2749647C1 (ru) * | 2020-11-17 | 2021-06-16 | Федеральное государственное бюджетное учреждение науки Институт космических исследований Российской академии наук | Способ умножения чисел в позиционном коде |
-
1994
- 1994-01-17 RU RU94001646A patent/RU2054709C1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР N 1203512, кл. G 06F 7/52, 1986. Авторское свидетельство СССР N 1439579, кл. G 06F 7/52, 1988. Авторское свидетельство СССР N 1109888, кл. H 03H 17/00, 1982. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2749647C1 (ru) * | 2020-11-17 | 2021-06-16 | Федеральное государственное бюджетное учреждение науки Институт космических исследований Российской академии наук | Способ умножения чисел в позиционном коде |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4489393A (en) | Monolithic discrete-time digital convolution circuit | |
Ruetz | The architectures and design of a 20-MHz real-time DSP chip set | |
US5122982A (en) | Carry generation method and apparatus | |
Kawahito et al. | High-speed area-efficient multiplier design using multiple-valued current-mode circuits | |
US5113363A (en) | Method and apparatus for computing arithmetic expressions using on-line operands and bit-serial processing | |
Cappello et al. | A note on'free accumulation'in VLSI filter architectures | |
RU2054709C1 (ru) | Устройство для умножения чисел в позиционном коде | |
US4839848A (en) | Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders | |
Shanbhag et al. | A single-chip pipelined 2-D FIR filter using residue arithmetic | |
Luk | A regular layout for parallel multiplier of 0 (log2N) time | |
US4935892A (en) | Divider and arithmetic processing units using signed digit operands | |
Maloberti et al. | Performing arithmetic functions with the Chinese abacus approach | |
Balsara et al. | Understanding VLSI bit serial multipliers | |
US4276608A (en) | Fibonacci p-code parallel adder | |
Herrfeld et al. | Ternary multiplication circuits using 4-input adder cells and carry look-ahead | |
KR970005175A (ko) | 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조 | |
Ahmed et al. | A VLSI array CORDIC architecture | |
RU2030783C1 (ru) | Устройство для определения количества единиц в двоичном восьмиразрядном числе | |
EP0129039B1 (en) | Improved multiplier architecture | |
Sakiyama et al. | Counter tree diagrams: A unified framework for analyzing fast addition algorithms | |
SU1520524A1 (ru) | Устройство дл пирамидальной свертки по модулю три | |
RU2149442C1 (ru) | Устройство для умножения по модулю семь | |
SU1265762A1 (ru) | Устройство дл умножени | |
SU888109A1 (ru) | Устройство дл умножени | |
SU1123031A1 (ru) | Устройство дл умножени |