SU888109A1 - Устройство дл умножени - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродейст вующих устройств умножени  чисел, удобных дл  изготовлени  в составе больших интегральных схем (БИС). Сомножители могут быть представлены в .любой позиционной системе счислени  Известно устройство дл  умножени , содержащее накопитель (блок формировани  произведени ), осуществ л ющее перемножение множимого А на множитель ...b, причем в предварительно очищенный накопитель число А прибавл етс  Ъ раз, затем оно сдвигаетс  влево на один разр д и вновь прибавл етс  в накопитель bf, раз и так до тех пор, пока все разр  ды числа В не будут обработаны 1. Известно также устройство дл  умножени , содержащее регистры множимого и множител , буферные регистры блоки умножени , сложени  и накапливающий суммато з, причем каждый разр д накапливающего сумматора совмест но с соответствующими блоками умножени  и сложени  образует блок вычислени  разр дных значений произве дени  2. Недостатками известного устройства  вл ютс  недостаточное быстродействие , определ емое быстродействием накапливающего сумматора, имеющего достаточно сложную конструкцию, а также некотора  сложность ввиду . использовани  устройством управл ющих сигналов нескольких видов. Целью изобретени . ; вл ютс  по- . вышение быстродействи  и упрощение устройства. Дл  достижени  поставленной цели устройство дл  умножени , содержащее регистр множимого, п блоков вычислени  разр дных значений произведени  (п - число разр дов множимого), п буферных регистров первой группы, причем первые входы блоков вычислени  разр дных значений произведени  соединены с выходами соответствующих разр дов регистра множимого, вторые входы - с входом множител  устройства , третьи входы - с выходами соответствующих буферных регистров первой группы, оно содержит п буферных регистров второй группы, выход каждого из которых соединен с четвертым входом соседнего младшего блока вычислени  разр дных значений произведени , выход первого буферного

регистра второй группы подключен к выходу устройства, четвертый вход последнего блока вычислени  разр дных значений произведени  соединен с входом коррекции устройства, входы буферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разр дов соответствующих блоков вычислени  разр дных значений произведени .

Устройство предназначено дл  ум ножени  операндов в системах счислени  с основанием .

На фиг.1 представлена функциональна  схема устройства дл  .умножени ; на фиг.2 - блок вычислени  разр дных значений произведени  дл  случа  двоично-кодированной шестнадцатиричной системы счислени  ().

Устройство содержит п-разр дный регистр 1 множимого, п блоков 2 вычислени  разр дных значений произведени / буферные регистры 3 и 4 первой и второй групп соответственно , вход 5 множител  устройства. Первый вход i-ro блока 2 (,...,n) соединены с выходом 6 1-го разр да регистра 1 множимого, второй вход с входом 5 множител , третий вход с выходом i-ro регистра 3, четвертый вход - с выходом (14-1)-го регистра 4. Четвертый вход п-го блока 2 соединен с входом 7 коррекции устройства . Выходы 8 и 9 соответственно старшего и младшего разр дов каждого i-ro блока 2 соединены с входами i-x регистров 3 и 4 соответственI

0000

0000 0000 0000 0000 0000

0001

0000 0000 0001 0000 0001

Выполнение блока 2 в виде логи ,ческого шифратора (ПЗУ) принципиально позвол ет обеспечить максимальное его быстродействие, однако требует больших затрат оборудовани  и приводит к нерегул рности его схемноД структуры. Поэтому в определенных случа х может сказатьс  целесообразным реализаци  блока 2 в виде сочетани  усеченных шифраторов и суммино . Выход регистра 4  вл етс  выходом 10 устройства. Совокупность i-ro блока 2 и i-x регистров 3 и 4 может быть выполнена в виде модул  11.

Блоки 2 в общем случае могут быть реализованы с помощью посто нных запоминающих устройств (ПЗУ). В некоторых случа х более удачным может  вл тьс  их выполнение в виде комринационных логических схем, синтез которых быть произведен любым из известных методов по таблице истинности функционировани  блока.

Особый интерес представл ет данное устройство в случае перемножени  двоично-кодированных операндов в сис:теме счислени  (где - целое число). В этом случае каждый разр д как множимого, так и множител  представл ет собой набор k двоичных цифр и перемножение двух п-разр дных 2 -ичных чисел эквивалентно перемножению двух n-k-разр дных двоичных чисел, разр ды которых сгруппированы по k.

Ниже в таблице приведены фрагмент ы таблицы истинности блока 2 в предположении , (система счислени  шестнадцатирична , двоично-кодированна ) . X и Y обозначены как У4.У5У2У1 слагаемые J и С через и , а значение 2К-разр дного результата Р на выходах 8, 9, блока 2 обозначено через PgPyP ,(возрастание индексов при буквенных обозначени х прин то в направлении старших разр дов ) .

РуРбР Р г -г

00000000 00000001 00000010

OOOOIIII OOOIOOOO OOOIOOOI

Claims (4)

1. рующих схем, либо в виде однородной  чеистой структуры, например как это описано 3 и показано на фиг.
2. 2. Это позвол ет при несущественном снижении быстродействи  блока 2 обеспечить значительноесокращение его оборудовани  и регул рность схемной структуры на уровне элементарных . чеек и системы межсоединений между ними. Блок 2 (фиг. 2) содержит ()  чеек 12, с входами 13, 14, 15, 16 и выходами 17, 18, 19, 20. Вход 13 каждой  чейки соединен с выходом 19 а вход 15 - с выходом 20. По входам 13 и 15  чеек 12 фактически поступают в блок 2 k-разр дные код сомножителей хну. Кажда   чейка 1  вл етс  одноразр дным двоичным пол ным сумматором с элементом И на одном из его входов и реализует на вы ходах 17 и 18 функции 5, С соотве ственно суммы и переноса; у- - ±-а  и j-  цифры сомно где X жителей хну, поступа щие через элемент И на один из входов суммато ра  чейки 12 (1; i, ); С1,Ъ - разр дные слагаемые, поступающие.от соседни справа и снизу  чеек 1 на два других входа су 1 Maiopa  чейки. На свободные входы k крайних  че ек 12, расположенных с правой сторо ны блока 2, поступают два k-разр дных слагаемых L и С, на выходы 17  чеек 12 верхнего р да блока 2 формируетс  2-k-разр дный результат Р. Врем  формировани  результата Р на выходе блока 2 в этом случае пример но равно ((2k-l)-r), где задержка на одном логическом элементе (здесь предполагаетс ,что функции гп ки  чеек могут быть реализованы с помощью.одноуровневых логических элементов И-ИЛИ). Устройство работает следующим об разом. В исходном состо нии регистры 3 и 4 обнулены, в регистре 1 множимого хранитс  без знака пр мой n-kразр дный двоичный код множимого (здесь предполагаетс , что сомножите ли представлены в дв.оично-кодированной шестнадцатиричной системе счислени , ) . В каждом изи|К первых тактов работы устройства на его вход 5 поступает параллельно по k двоичных разр дов множител , начина  с его младших разр дов. При этом в i-ом блоке 2 производитс  умножение k двоичных разр дов множител , поступающих на его второй вход с входа 5 устройства , на k двоичных разр дов множимого , поступающих на его первый вход с выхода 6 i-ro шестнадцатиричного разр да регистра 1 и прибавление к k младшим двоичным разр дам получившегос  при этом 2-k-разр дного произведени  через четвертый и третий входы блока 2 к младших двоичных разр дов произведени  (1+1)-го блока 2, сформированных в предыдущем такте и хранимых в (1+1)-ом буферном регистре 4 и k старших двоичных разр дов произведени  i-ro блока 2, сформированных в предыдущем такте и хранимых в i-OM буферном регистре 3. После этого сформированные k младдиих двоичных разр дов произведени  i-ro блока 2 с его выхода 9 записываютс  в i-й регистр 4, а k старших двоичных разр дов произведени  - с его выхода 8 в i-й регистр
3. 3. После выполнени  п первых тактов работы устройства на его вход 5 поступает нулева  информаци  и далее осуществл етс  еще дополнительно, п тактов, в течение которых из устройства выводитс  с соответствующим преобразованием информаци , хранима  в регистрах 3 и
4. 4. Следует отметить, что вывод 2 п-разр дного произведени  сомножителей в устройстве осуществл етс  через его выход 10 в параллельно последовательном двоичном коде, т.е. по k двоичных разр дов в каждом такте (т.е. Ь 2 ичном коде ) . В рассмотренном случае на вход 7 коррекции устройства во всех его тактах подаетс  k-разр дный двоичный код 0000. В тех же случа х, когда требуетс  получить округленное п-разр дное произведение, необходимо в первом такте работы устройства на его вход 7 коррекции подать двоичный код 1000. Это позвол ет осуществить округление результата без дополнительных временных затрат. Таким образом, окончательное произведение в устройстве будет сформировано после выполнени  2-п тактов. Однако длительность выполнени  одного такта умножени  в предлагаемом устройстве сокращена за счет ликвидации задержек на коммутаторах, имеющихс  в составе накапливающего сумматора в. известном устройстве. . Кроме того, данное устройство имеет более простую структуру и не использует специальных управл ющих сигналов , как известное. Устройство может быть изготовлено из множества однотипных взаимозамен емых модулей, каждый из которых удобен дл  изготовлени  в составе БИС, причем переход от устройства с большим форматом к устройствам с малым форматом обрабатываемой информации , и наоборот, фактически сводитс  к пропорциональному уменьшению либо увеличению числа используемых модуей . Если соответствующие разр ды егистра 1 ввести в операционные моули 11, то устройство будет сосо ть из однотипных модулей, что деает его особенно перспективным при азработке современных наращиваемых икропроцессорных систем. Формула изобретени  Устройство дл  умножени , содержащее регистр множимого, п блоков вычислени  разр дных значений произ