RU1807481C - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чисел, удобных дл  изготовлени  с применением БИС и СБИС. Цель изобретени  - повышение быстродействи  устройства за счет сокращени  длительности такта. Устройство содержит п одноразр д- . ных узлов умножени  (п - разр дность множимого ), п комбинационных сумматоров первой группы, (п + 1) комбинационных сумматоров второй группы, (п + 1) регистров промежуточного результата и нововведенные п триггеров переноса и (п - 1) коммутаторов , введение которых позволило организовать вычислительный процесс так, что возникающие в каждом такте переносы не распростран ютс  через всю цепь сумматоров , а запоминаютс  в соответствующих триггерах переноса, чем уменьшаетс  длительность такта работы устройства. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чисел, представленных в любой позиционной системе счислени ,

Цель изобретени  - повышение быстродействи  за счет сокращени  длительности такта.

Поставленна  цель достигаетс  тем, что в устройство дл  умножени , содержащее п одноразр дных узлов умножени  (п - разр дность множимого), п комбинационных сумматоров первой группы, п + 1 комбинационных сумматоров второй группы и п + 1 регистров промежуточного результата, причем вход множител  i-ro одноразр дного узла умножени  (1 1,..., п) соединен с входом множител  устройства, вход множимого - с 1-м разр дом входа множимого устройства,

выход младшего разр да j-ro одноразр дного узла умножени  (j 2. .... п) соединен с входом первого слагаемого Q - 1)-го комбинационного сумматора первой группы, выход суммы i-ro комбинационного сумматора первой группы соединен с входом первого слагаемого (i + 1)-го комбинационного сумматора второй группы, выход суммы k-ro комбинационного сумматора второй группы (к . 1, ..., п + 1) соединен с входом k-ro регистра промежуточного результата, выход младшего разр да первого одноразр дного узла умножени  соединен с входом первого слагаемого первого комбинационного сумматора второй группы, вход второго слагаемого которого соединен с выходом второго регистра промежуточного результата , вход переноса второго комбинационного сумматора второй группы соединен с выхоV|

00

дом переноса первого комбинационного сумматора второй группы, выход первого регистра промежуточного результата подключен к первому выходу устройства, вход константы которого соединен с входом пер- вого слагаемого n-го комбинационного .сумматора первой группы, вход второго слагаемого которого соединён с выходом старшего разр да n-го одноразр дного узла умножени , второй выход устройства соеди- нен с выходами регистров промежуточного результата со второго по n-й, введены п

триггеров переноса и п - 1 коммутаторов,

причем выход старшего разр да t-ro одноразр дного узла умножени  (t 1, ..., п - 1) соединен с входом второго слагаемого (t + 1)-го комбинационного сумматора второй группы, выход переноса которого соединен с входом t-ro триггера переноса и первым информационным входом t-ro коммутатора, второй информационный вход которого соединен с выходом переноса t-ro комбинаци- онного сумматора первой группы, вход второго слагаемого которого соединен с выходом (t + 2)-го регистра промежуточного результата, вход переноса i-ro комбинационного сумматора первой группы соединен с выходом 1-го триггера переноса, вход п-го триггера переноса соединен с выходом (п +

1)-го комбинационного сумматора второй группы, вход второго слагаемого (п + 1)-го комбинационного сумматора второй группы соединен с входом коррекции устройства, управл ющий вход которого соединен с управл ющим входом t-ro коммутатора, выход которого соединен с входом переноса (t +

2)-го комбинационного сумматора второй группы.

За вл емое устройство содержит следующие отличительные признаки, не обна- руженные ни в одном из известных аналогичных устройств:

. 1) оно дополнительно содержит п триггеров переноса и п - 1 коммутаторов;

2) выходы переноса комбинационных сумматоров второй группы соединены с первыми информационными входами соответствующих коммутаторов и входами соответствующих триггеров переноса, выходы которых соединены с входами переноса со- ответствующих комбинационных сумматоров первой группы;

3) выходы старшего разр да одноразр дных узлов умножени  соединены с входами второго слагаемого соответствующих комбинационных сумматоров второй группы , а выходы регистров промежуточного результата - с входами второго слагаемого соответствующих комбинационных сумматоров первой группы.

В результате в предлагаемом устройстве возникающие в каждом такте переносы не распростран ютс  через всю цепь сумматоров , а запоминаютс  в- соответствующих триггерах переноса, чем уменьшаетс  длительность такта работы устройства. Кроме того, если одноразр дные узлы умножени  реализованы так, что младша  цифра разр дного произведени  формируетс  быстрее , чем старша  (это возможно при комбинационной структуре одноразр дных узлов умножени ), то третий отличительный признак обеспечивает параллельное формирование результатов комбинационных сумматоров первой группы и старшей цифры произведени  одноразр дных узлов умножени , чем также сокращаетс  длительность такта работы устройства.

Таким образом, в за вл емом техническом решении имеютс  отличительные при- знаки, обеспечивающие достижение поставленной цели и не обнаруженные ни в одном другом известном аналогичном техническом решении, поэтому оно соответствует критерию существенные отличи .

На фиг. 1 приведена структурна  схема предлагаемого устройства дл  умножени ; на фиг. 2 - функциональна  схема коммутатора ,

Предлагаемое устройство дл  умножени  содержит п одноразр дных узлов 1 умножени  (п - разр дность множимого), п комбинационных сумматоров 2 первой группы, п + 1 комбинационных сумматоров 3 второй группы, п + 1 регистров 4 промежуточного результата, п триггеров 5 переноса и п - 1 коммутаторов б, входы 7, 8, 10 и 11 множител , множимого, константы, коррекции и управл ющий устройства соответственно , первый 12 и .второй 13 выходы устройства. Вход множител  i-ro узла 1 ( 1, ..., п) соединен с входом 7 устройства, вход множимого - с i-м разр дом-входа 8 устройства, выход 15 младшего разр да j-ro узла 1Q 2,.... п)соединен с входом первого слагаемого Q - 1)-го сумматора 2, вход второго слагаемого которого соединен с выходом 22 0 + 2)-го регистра 4, выход 14 старшего разр да t-ro узла 1 (t 1, .... п- 1) соединен с входом второго слагаемого (t + 1)-го сумматора 3,-выход 19 переноса которого соединен с входом t-ro триггера 5 и первым информационным входом t-ro коммутатора 6, второй, информационный вход которого соединен с выходом 16 переноса t-ro сумматора 2, выход 17 суммы i-ro сумматора 2 соединен с входом первого слагаемого (i + 1)-го сумматора 3, выход 20 суммы k-ro сумматора 3 (к 1, ..., п + 1) соединен с входом k-ro регистра 4, выход 15 первого узла 1

соединен с входом первого слагаемого пер- вого сумматора 3, вход второго слагаемого которого соединен с выходом 22 второго регистра 4, вход переноса второго сумматора 3 соединен с выходом 19 переноса пер- вого сумматора 3, выход 20 суммы которого соединен с входом первого регистра 4, вы- . ход 22 которого подключен к первому выходу 12. устройства, вход 19 константы которого соединен с входом первого слага- емого n-го сумматора 2, вход второго слагаемого которого соединен с выходом 14 п-го узла 1, вход второго слагаемого (п + 1)-го сумматора 3 соединен с входом .10 коррекции устройства, управл ющий вход 11 кото- рого соединен с управл ющим входом t-ro коммутатора 6, выход 21 которого соединен с входом переноса (t + 2)-го сумматора 3, выход 19 переноса (п + 1)-го сумматора 3 соединен с входом (п - 1)-го триггера 5, вы- ход 18 которого соединен с входом переноса n-го сумматора 2, выходы 22 регистров 4 со второго по n-й подключены ко второму выходу 13 устройства.

Рассмотрим функциональное назначе- ние и реализацию узлов и блоков предлагаемого устройства.

Узлы 1 комбинационного типа предназначены дл  вычислени  произведени  соответствующих разр дов сомножителей и могут быть реализованы любыми известными способами. .

Сумматоры 2 и 3 комбинационного типа предназначены дл  вычислени  разр дов сумм частичных произведений сомножите- лей. Они могут быть реализованы любым известным способом, например в виде сумматора с параллельным переносом.

Регистры 4 предназначены дл  хранени  информации, формируемой на выходах 20 суммы соответствующих сумматоров 3, и могут быть реализованы, на синхронных двухтактных D-триггерах с входами установки в нулевое состо ние.

Триггеры 5-предназначены дл  хране- ни  переносов, возникаюаи-ix при работе сумматоров 3, и;могут быть реализованы на синхронных двухтактных D-триггерах с входами установки в нулевое состо ние.

Коммутаторы б предназначены дл  пе редачи информации на выходы 21 (входы переноса сумматоров 3) со своих первого и второго информационных входов (выходов 19 и 16 переноса соответственно сумматоров 3 и 2) в зависимости от сигнала-на их управл ющих входах (входе 11 устройства). Они могут быть реализованы на элементах 2И23 - 2ИЛИ24, как показано на фиг. 2.

В цел х упрощени  на структурной схеме условно не показаны цепи синхронизации и установки в нулевое состо ние регистров 4 и триггеров 5 устройства, однако можно отметить, что имеетс  обща  цепь синхронизации и обща  цепь установки в нулевое состо ние регистров 4-и триггеров 5.

Устройство дл  умножени  работает следующим образом.

В исходном состо нии регистры 4 и триггеры 5 обнулены, на входе 8 устройства присутствует без знака п-разр дный 2 -ич- ный код множимого ( - разр дный двоичный код множимого). Предполагаетс , что множимое и множитель представлены в двоично-кодированной 2 -ичной системе счислени , т.е. каждый разр д как множимого , так и множител  представл ет собой набор из k двоичных цифр. На вход 9 устройства подана нулева  константа, а на вход 11 устройства - сигнал, настраивающий коммутаторы 6 на передачу информации только с их вторых информационных входов (с выходов 16 сумматоров 2). Умножение в устройстве осуществл етс  за п + 1 тактов,

В каждом из п первых тактов работы ус ройства на его вход 7 поступает один 2к-ичный разр д множител  (параллельно k двоичных разр дов). При этом на выходах 14 и 15 i-ro узла 1 формируютс  соответственно старший и младший разр ды двухразр дного произведени  соответствующего разр да множител , поступающего на его вход множител  с входа 7 устройства, на i-й разр д множимого, поступающий на его вход множимого с i-ro разр да входа 8 устройства . Младший разр д произведени  J- го угла 1 (j 2, ..., п) поступает на вход первого слагаемого (j - 1)-го сумматора 2, а младший разр д произведени  первого узла 1 - на вход первого слагаемого первого сумматора 3. Эти младшие разр ды суммируютс  с соответствующими разр дами сум- мычастичных произведений, сформированными в предыдущем такте и хранимыми в соответствующих регистрах 4. В сумматорах 2, кроме того, подсуммируют- с  соответствующие разр ды переносов, сформированные в предыдущем такте на выходах 19 сумматоров 3 и хранимые в соответствующих триггерах 5. С выхода 17 t-ro сумматора 2 (t 1. ..., п - 1) разр д суммы поступает на вход первого слагаемого (t + ,1)-го сумматора 3, где суммируетс  с поступающим на его вход второго слагаемого старшим разр дом произведени  t:ro узла 1 и поступающим на его вход переноса разр дом переноса соответствующего сумматора 2 (дл  второго сумматора 3 на вход переноса поступает информаци  с выхода 19 переноса первого сумматора 3), сформированного

в этом же такте на выходе 16 соответствующего сумматора 2. В n-м сумматоре 2 к старшему разр ду произведени  п-го узла. 1 подсуммируетс  нуль с входа 9 устройства и разр д переноса (п + 1)-го сумматора 3, сформированный в предыдущем такте и хранимый в n-м триггере 5. По окончании каждого такта с выходов 19 и 20 сумматоров

3 в соответствующие триггеры 5 и регистры

4 записываютс  разр ды суммы частичных произведений сомножителей в двухр дном коде. ..

После выполнени  п первых идентичных тактов работы устройства на его вход 7 множител  поступает нулева  информаци , а на его вход 11 - сигнал, настраивающий коммутаторы 6 на передачу информации с их первых и вторых информационных входов (с выходов 19 сумматоров З и выходов 16 сумматоров 2) и далее осуществл етс  еще один такт, в течение которого в сумматорах 2 и 3 суммируетс  информаци , хранима  в соответствующих регистрах. 4 и триггерах 5. Следует отметить, что на выходах 16 и 19 переносов сумматоров 2 и 3 в этом такте переносы не могут возникнуть одновременно. Это позвол ет упростить структуру коммутаторов 6 и осуществить формирование однор дного кода произведени  в течение одного такта.

Вывод п + 1 младших 2k-H4Hbix разр дов 2п-разр дного произведени  в устройстве осуществл етс  через его выход 12 по одному разр ду в каждом такте работы устройства , вывод п - 1 старших 2и-ичных разр дов произведени  - через выход 13 в (п + 1)-м такте работы устройства.

В рассматриваемом случае на вход 10 устройства во всех п + 1 тактах его работы подавалась нулева  информаци . Если же требуетс  подсуммировать к вычисл емому произведению дополнительные слагаемые, например, при округлении или при введении коррекции по знакам множимого и множител  при умножении чисел, представленных в дополнительном коде, то необходимо подать на соответствующий вход 10 требуемую информацию, что обеспечит подсуммирование без дополнительных временных затрат.

Произведем сравнение предлагаемого устройства и устройства-прототипа по быстродействию выполнени  операции умножени 14-разр дных 2k-H4Hbix сомножителей (56-разр дных двоичных со- множителей, т.е. п 14, k А).

Пусть регистры промежуточного результата сравниваемых устройств и триггеры переноса предлагаемого устройства реализованы на микросхемах типа

К555ТМ8, представл ющих из себ  4 синхронных D-триггера с входами установки в нулевое состо ние, имеющие задержку- tip 28 не.

Пусть дл  реализации одноразр дных узлов 1 умножени  используютс  ПЗУ типа 556РТ5 емкостью 512л 8. В этом случае на одной микросхеме можно построить 4-разр дный двоичный умножитель, имеющий за держку гумн 70 не.

Пусть комбинационные сумматоры первой и второй групп реализованы на 4-разр дных сумматорах с ускоренным переносом типа К555ИМ6, имеющим следующие величины задержек: а) от входа до выхода переноса tci 17 не; б) от входа до выхода суммы tC2- 24 не.

Пусть коммутаторы.предлагаемого устройства реализованы на микросхемах К555КП11, представл ющих из себ  четыре двухвходовых мультиплексора с задержкой tx 18 не. Длительность такта работы известного устройства складываетс  из задержки на одноразр дном узле умножени  (хумн), задержки на комбинационных сумматорах первой группы, включающей врем  на формирование сигнала переноса в первом сумматоре (tci), врем  на распространени  переноса через п-2 сумматоров и врем  на формирование значени  суммы в n-м сумматоре (tC2), задержки на комбинационных сумматорах второй группы, равной времени на формирование значени  суммы в (п + 1)-м сумматоре (tea), поскольку остальные п комбинационных сумматоров второй групт.: работают параллельно с п комбинационными сумматорами первой группы, а также задержки н а запись суммы частичных произведений в регистры промежуточного результата (tTp), т.е.

tM3B tyMH + tc1 + (П - 2) tci + tc2 + tc2 + tip 70 + 17n + 7 + 24 + 22 17n + 123 .(не).

При п 56/4 14 длительность такта работы известного устройства составл ет 17г. 14 + 123 361 (не). Произведение формируетс  за п тактов, поэтому врем  выполнени  операции умножени  56-разр дных сомножителей равно:

Тизв tM3D# п 5054 (не).

Дл  реализации известного устройства требуетс  14 микросхем 556 РТ5 (одноразр дные узлы умножени ). 29 микросхем К555ИМ6(комбинационные сумматоры первой и второй групп) и 15 микросхем К555ТМ8 (регистры промежуточного результата ), т.е. всего 58 микросхем.

Длительность каждого из п первых тактов работы предлагаемого устройства скла- дываетс  из задержки на одноразр дном узле умножени  (т.умн), задержки на комбинационном сумматоре первой группы от его входа до его выхода переноса (tci), задержки на коммутаторе (tK), задержки на формирование суммы в комбинационном сумматоре второй группы (tC2), а также задержки на запись суммы частичных произведений в регистры промежуточного результата и триггеры переноса (tTp), т.е.

tn

предл.

: 1умн + tc1 + tK + tc2 + trp 70 + 17+

+ 18 + 24 + 22 151 (не).

Длительность (n + 1)-го такта определ етс  задержкой на формирование суммы в комбинационных сумматорах первой группы (tea), (одновременно работает первый комбинационный сумматор второй группы), задержкой на распространение переноса через п - 2 комбинационных сумматоров второй группы (tci) и п - 2 коммутаторов (t), задержкой на формирование суммы в п-м комбинационном сумматоре второй группы (tc2), а также задержки на запись п старших разр дов произведени  в регистры промежуточного результата (tTp). т.е.

1п+1предл tc2 + (п - 2)tci + (п - 2)tK + tea + +tTp. 24 + 17n - 34 + 18n - 36 + 24 + 22 - 35n (не).

Врем  выполнени  операции умножени  56-разр дных сомножителей (п 14) равно: .

упредл {ппредл n + tn+1 предл 151л14 + 2601 (не).

Дл  реализации предлагаемого устройства требуетс  14 микросхем 556 РТ5 (одноразр дные узлы умножени ), 29 микросхем К555ИМ6 (комбинационные сумматоры первой и второй групп), 19 микросхем К555ТМ8 (регистры промежуточного результата и триггеры переноса) и 4 микросхемы К555КП11 (коммутаторы), т.е. всего 66 микросхем .

Таким образом, быстродействие в предлагаемом устройстве будет в тизв/Тпредл 5054/2601 1,9 раза выше, чем в известном . Следует отметить, что выигрыш в быстродействии будет еще более значительным при реализации одноразр дных узлов умножени  в виде комбинационных схем,в которых младша  цифра произведени  разр дов сомножителей формируетс  быстрее , чем старша , за счет параллельного

формировани  результатов комбинационных сумматоров первой группы и старшей цифры произведени  одноразр дных узлов умножени . Следует особо отметить, что ап- 5 паратурные затраты на реализацию предлагаемого устройства возросли всего на 14 %, т.е. предложенное техническое решение  вл етс  высокоэффективным.

Технико-экономическое преимущество

0 предлагаемого устройства дл  умножени  в сравнении с известным заключаетс  в его более высоком быстродействии (при вычислении произведени  56-разр дных двоичных сомножителей с использо.ванием

5 4-разр дных узлов и блоков предлагаемое устройство имеет в 1,9 раза выше быстродействие , чем известное).

Claims (1)

1. Формула изобретени-  Устройство дл  умножени , содержа0 щее п одноразр дных узлов умножени  (п - разр дность множимого), п комбинационных сумматоров первой группы, (п + 1) комбинационных сумматоров второй группы и (п + 1) регистров промежуточного результа5 та, причем вход множител  i-ro одноразр дного узла умножени  (i 1, .... п) соединен с входом множител  устройства, вход множимого i-ro одноразр дного узла умножени  соединен с входом i-ro разр да множимого

   0 устройства, выход младшего разр да j-ro одноразр дного узла умножени  (j 2, ..., п) соединен с входом первого слагаемого 0 - 1)-го комбинационного сумматора, первой группы, выход суммы ijro комбинационного

   5 сумматора первой группы соединен с входом первого слагаемого (i + 1)-го комбинационного сумматора второй группы, выход суммы К-ro комбинационного сумматора второй группы (К 1, .... п + 1) соединение

   0 входом К-го регистра промежуточного результата , выход младшего разр да первого одноразр дного узла умножени  соединен с входом первого слагаемого первого комбинационного сумматора второй группы,

   5 вход второго слагаемого которого соединен с выходом второго регистра промежуточного результата, вход переноса второго комбинационного сумматора второй группы соединен с выходом переноса первого ком0 бинационного сумматора второй группы, выход первого регистра промежуточного результата подключен к первому выходу устройства , вход константы которого соединен с входом первого слагаемого п-го

   5 комбинационного сумматора первой группы , вход второго слагаемого которого соединен с выходом старшего разр да п-го одноразр дного узла умножени , второй выход устройства соединен с выходами регистров промежуточного результата с втоporo no n-й, отличающеес  тем, что, с целью повышени  быстродействи  устройства , з него введены г. триггеров переноса и п - коммутаторов, причем выход старшего разр да t-ro одноразр дного узла умножени  (t 1, ,.., п -1}соединен с входом второго слагаемого (t + 1)-го комбинационного сумматора второй группы, выход переноса которого соединен с входом t-ro триггера переноса и первым информационным входом t-ro коммутатора, второй информационный вход которого соединен с выходом переноса t-ro комбинационного сумматора первой группы, вход второго слагаемого которого соединен с выходом (t + 2)-го регистра промежуточного результата, вход переноса i-ro комбинационного сумматора первой группы соединен с выходом i-ro

   триггера переноса, вход первого триггера переноса соединен с выходом (п + 1)-го комбинационного сумматора второй группы, вход второго слагаемого (п + 1)-гр комбинационного сумматора второй группы соединен с входом коррекции устройства, управл ющий вход которого соединен с управл ющим входом t-ro коммутатора, выход которого соединен с входом переноса (t+2)-ro комбинационного сумматора второй группы.

   21

   г чч«чг

   &

   23

   19

   16