SU1667059A2

SU1667059A2 - Устройство дл умножени двух чисел

Info

Publication number: SU1667059A2
Application number: SU894718328A
Authority: SU
Inventors: Леонид Викторович Вариченко; Виктор Иванович Кодров
Original assignee: Научно-Исследовательский Институт Бытовой Радиоэлектронной Аппаратуры
Priority date: 1989-07-11
Filing date: 1989-07-11
Publication date: 1991-07-30

Abstract

Изобретение относитс к вычислительной технике и радиотехнике и может быть использовано в устройстве цифровой обработки сигналов, например, изображений и в устройствах, работающих в системе остаточных классов, а также в системах кодировани , принцип действи которых базируетс на теории полей Галуа. Цель изобретени - расширение функциональных возможностей за счет обеспечени умножени двоичных целых чисел по трем взаимно простым модул м: M₁ = 2^N, M₂ = 2^N - 1, M₃ = 2^N + 1. Устройство содержит регистры множимого 1 и множител 2, блок 3 формировани частичных произведений, регистры младших 4 и старших 5 разр дов произведени , элемент НЕ 6, первую 7 и вторую 8 группы элементов И, N-разр дный сумматор 9, блок 10 коррекции результата, блок 11 синхронизации, блок 14 анализа сомножителей, блок 15 приведени по модулю, (N + 1)-разр дный мультиплексор 12 и элемент ИЛИ 13. 3 ил.

Description

On

8, In

вп+i

О

ON

О СЛ Ю

Р

Изобретение относитс к вычислительной технике и радиотехнике и может быть использовано в устройствах цифровой обработки сигналов (в частности, дл цифровой обработки изображений) и в устройствах, работающих в системе остаточных классов, а также в системах кодировани , принцип действи которых базируетс на теории полей Галуа.

Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени умножени двоичных чисел по трем взаимно простым модул м: MI 2, М2-2п-1,Мз 2п + 1.

На фиг. 1 представлена структурна схема устройства дл умножени двух чисел; на фиг. 2 - структурна схема блока анализа сомножителей; на фиг. 3 - структурна схема блока приведени по модулю.

Устройство дл умножени двух чисел (фиг. 1) содержит регистры множимого 1 и множител 2, блок 3 формировани частичных произведений, регистры младших 4 и старших 5 разр дов произведени , элемент НЕ 6, первую 7 и вторую 8 группы элементов И, n-разр дный сумматор 9, блок 10 коррекции результата, блок 11 синхронизации, (п + 1)-разр дный мультиплексор 12, элемент ИЛИ 13, блок 14 анализа сомножителей , блок 15 приведени по модулю.

Блок 14 анализа сомножителей (фиг. 2) содержит n-разр дный мультиплексор 16, элементы НЕ 17, 18, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19, элементы И 20 - 23. п-разр д- ный мультиплексор 24, элементы ИЛИ 25 - 27.

Блок 15 приведени по модулю (фиг. 3) содержит элемент НЕ 28, элемент ИЛИ 29, n-разр дные мультиплексоры 30,31, п-раз- р дные сумматоры 32, 33, элементы И 34 - 37.

Работа устройства дл умножени двух чисел в зависимости от уровней сигналов на входах выбора режима возможна в одном из трех режимов: при 1 на входах Режим 1м и Режим 2 устройство производит умножение по модулю Mi 2П; при О на входе Режим Г и 1 на входе Режим 2 устройство производит умножение по модулю М2 - при О на входах Режим 1 и Режим 2 устройство производит умножение по модулю Мз .

Устройство работает следующим образом .

Разр ды at,.... ап множимого и bi,.... bn множител поступают на регистры 1 и 2 соответственно. Далее они передаютс на входы сомножителей блока 3, на выходах которого формируетс , результат обычного умножени , представл ющий собой число с

2п-двоичными разр дами. По сигналу приема младшие разр ды занос тс в регистр 4, а старшие в регистр 5.

В режиме вычислений по модулю Mi на выходах элементов И первой группы по вл ютс сигналы О. Тогда на выходах СИ, ..., Qn n-разр дного мультиплексора 12 по вл ютс младшие разр ды произведени , а на выходах элемента ИЛИ 13 и эле0 ментов И второй группы, начина со второго Qn+i,.... Q2n - старшие разр ды.

В режиме вычислени по модулю М2 на выходах элементов И первой группы по вл ютс сигналы 1, соответствую5 щие старшим разр дам произведени , а на выходах элементов И второй группы сигналы О. Сумматор 9 производит сложение чисел, образованных младшими и старшими разр дами. За врем двух сложений (сложе0 ние слагаемых и прибавление переноса) на выходах СИQn сумматора 9 формируютс разр ды умножени по модулю М2 . После коррекции в блоке 10 через вторые входы n-разр дного мультиплексора 12 ре5 зультат умножени по вл етс на выходах

ОГQ устройства.

В оежиме умножени по модулю Мз р 2П +1 работа устройства происходит по правилам модульной арифметики дл чисел

0 Ферма.

Так как кольцо ZM чисел, участвующих в операци х по модулю М 2п+1, имеет пор док п, то дл представлени n-го числа из ZM необходимо (п+1) разр дов. Из структуры

5 модул Мз 2п+1 вытекает равенство Мз-1 2 (-1) mod Мз, с учетом которого при умножении числа, равного Мз -1, кольца ZM на любое число Ь|( -1) из этого кольца результат получаетс в виде отрицательного

0 числа Ь. При умножении двух чисел, равных Мз - 1, с учетом указанного равенства результат получаетс равным единице по модулю Мз, так как (-1) (-1) 1. Умножение О 0 по модулю Мз соответствует результату

5 обычного умножени . При умножении лю- бых чисел ai(ai 1,Мз-2)и bi(bi 1 , Мз-2) из кольца ZM алгоритм умножени следующий: сначала производитс обычное умножение , затем инвертированные старшие

0 разр ды произведени с младшими. Если в результате сложени перенос из старшего разр да равен единице, то результат корректируетс прибавлением единицы, если перенос из старшего разр да равен нулю 5 к результату прибавл етс двойка.

В режиме умножени по модулю Мз 2 + 1 устройство работает следующим образом .

На входах элементов И второй группы

присутствуют сигналы О, что приводит к

нулевым сигналам на выходах Qn+2Q2n.

О с входа Режим 2 переключает мультиплексор 12 на вывод результата из блока 15

приведени по модулю на выходы QiQn

устройства и первый вход элемента ИЛИ 13, выход которого вл етс выходом Qn+1 разр да устройства. Таким образом, результат умножени с выходов регистров 4 и 5, приведенный по модулю Мз 2п+1 в блоке 15, по вл етс на выходах QiQn+i устройства . Блок 14 анализа сомножителей предназначен дл анализа разр дов сомножителей и выработки сигналов управлени блоком 15 приведени по модулю.

Блок 14 анализа сомножителей (фиг.2) работает следующим образом.

На входы И, .... 1П и di dn блока

поступают младшие п разр дов множимого и множител соответственно. На входы ап+1 и bn+1 поступают старшие разр ды множимого и множител соответственно. При 1 на выходах ап-м и bn-и, т. е. при умножении чисел, каждое из которых равно (М+1), на выходе элемента И 21 формируетс сигнал 1, который через элемент ИЛИ 27 формирует на выходе К блока сигнал блокировки данных, а через элемент ИЛИ 26 поступает на вход адреса разр дного мультиплексора 16. что поиволит к по влению на выходах hi1,..., hn1 блока сигналов О. Г на выходе элемента И 21 вл етс также сигналом коррекции по старшим разр дам на выходе f1 блока. При этом на выходе д1 блока формируетс сигнал блокировки по нулю в виде Г. Лри Г на одном из входов ап+1 или Ьп+1 (например Uan 1 . 0, т. е. при умножении чисел ai (М-1) и 0 bi М-1) элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19 через элемент ИЛИ 27 формирует на выходе К1 блока сигнал блокировки данных в виде 1. При этом на выходе д1 блока формируетс сигнал блокировки по нулю в виде 1. Так как на входах элемента И 20 присутствуют сигналы О, то на входе адреса п-раэр дного мультиплексора 24 по витс сигнал О, что приводит к передаче на выходы hi , ..., hn блока инвертированных значений разр дов множител bi, ..., bn, так как на входе адреса n-разр дного мультиплексора 16 также присутствует О с выхода элемента ИЛИ 26. При обратной комбинации сигналов (Uan+ OnUbn-M 1.т.е. приумножении чисел 0 ai М-1 и bi (М-1) на выходах hi1hn1 по в тс инвертированные значени разр дов множимого aiап, так как

«а входе адреса n-разр дного мультиплексора 24 присутствует с выхода элемента И 20 сигнал 1. На выходе f1 блока при этом присутствует сигнал О.

При О во всех разр дах множимого

(О на входах И п и ап+1 блока) или

множител (О на входах didn и Ьп-и)при

1 хот бы в одном из разр дов множител

5 (1 хот бы на одном из входов didn или

bn+1 блока) или множимого (1 хот бы на

одном из входов Н1П или bn+1 блока), т. е.

приумножении чисел 0 bi при 0 bi М-1 или ai 0 при 0 ai М-1 на выходе элемента

10 И 23 (во втором случае, элемента И 22) по вл етс сигнал 1, который формирует сигналы блокировки по нулю (О) и блокировки данных (1) на соответствующих выходах блока, а также обеспечивает по вление сиг15 налов О на выходах hi hn блока, так

как на входе адреса n-разр дного мультиплексора 16 присутствует сигнал Г. На выходе f1 блока при этом присутствует сигнал О.

0При О на всех входах блока, т. е. при

отсутствии входных данных, на выходах д,

fi1, hi1 hn1 блока присутствуют сигналы

0й, а на выходе К блока - сигнал 1. Блок 15 приведени по модулю работает следую5 щим образом.

При 1 на входе К блока п-разр дные мультиплексоры 30, 31 переключаютс в положение , обеспечивающее поступление сигналов с входов hi, ..., hn блока на входы

0 первого слагаемого третьего п-разр дного сумматора 32 и сигналов О - на входы второго слагаемого n-разр дного сумматора 31. При О на входе К1 блока n-разр дные мультиплексоры 30, 31 пе5 реключаютс в положение, обеспечивающее поступление сигналов с входов mi, ..., mn и pi, ..., pn блока на входы соответственно первого и второго слагаемых п- разр дного сумматора 32, т. е. на входы

0 n-разр дного сумматора 32 поступают младшие и инвертированные старшие разр ды произведени . Результат сложени в n-разр дном сумматоре 32 поступает на входы первого слагаемого п-разр дного

5 сумматора 33, на входы второго слагаемого поступают сигналы переносов из п-разр дного сумматора 32 или с выхода элемента И 21 блока 14 анализа сомножителей при 1 на входе g блока 15. При

0 сигнале переноса из n-разр дного сумматора 32 О на вход второго слагаемого n-разр дного сумматора 33 поступает число , равное двойке, при 1 на выходе переноса n-разр дного сумматора 32 (или

5 выходе элемента И 21 блока 14 анализа сомножителей) на вход второго слагаемого n-разр дного сумматора 33 поступает число , равное единице. При О на входе g блока переносы запрещены.

Claims

Формула изобретени Устройство дл умножени двух чисел по авт. св. Ns 1179322, отличающеес тем, что, с целью расширени функциональных возможностей за счет обеспечени ум- ножени двоичных целых чисел по трем взаимно простым модул м Mi 2n, M2 2 , Мз 2 , в него введены (п+1)-разр дный мультиплексор, элемент ИЛИ, блок анализа сомножителей, сг ржащий два элемента НЕ, четыре элемента И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента ИЛИ и два п-раз- р дных мультиплексора, и блок приведени по модулю, содержащий два п-разр дных сумматора, четыре элемента И, элемент ИЛИ и элемент НЕ, причем в устройстве выход элемента ИЛИ соединен с выходом первого старшего разр да произведени устройства , выходы младших разр дов произведени которого соединены соответственно с выходами разр дов (п+1)-разр дного мультиплексора, выход (п+1)-го разр да которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И второй группы, второй вход установки режима работы устройства соединен с входом адреса (п+1)-разр дного мультиплексора, вход стробмровани которого соединен с соответствующим выходом блока синхрониза- ции, вход нулевого потенциала устройства соединен с информационным входом (п+1)- го разр да первой группы (п+1)-го разр дного мультиплексора, информационные входы п разр дов первой группы которого соединены соответственно с п выходами блока коррекции, а в блоке анализа сомножителей информационные входы первой группы первого n-разр дного мультиплексора соединены соответственно с выходами регистра множимого и п инверсными входами первого элемента И, (п+1)-й инверсный вход которого соединен с первыми входами второго элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входом первого элемента НЕ и входом (п+1)-го разр да множимого устройства , информационные входы второй группы первого n-разр дного мультиплексора соединены соответственно с выходами регистра множител и инверсными входами третьего элемента И, (п+1)-й инверсный вход которого соединен с вторыми входами второго элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входом (п-М)-го разр да множител устройства и первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента НЕ, а выход -с входом адреса первого п-раз- р дного мультиплексора, выходы которого соединены соответственно с информационными входами первой группы второго п- разр дного мультиплексора, информационные входы второй группы которого соединены с входом единичного потенциала устройства, а вход адреса - с выходом первого элемента ИЛИ, первый вход которого соединен с первым входом второго элемента ИЛИ, входом второго элемента НЕ и входом третьего элемента ИЛИ, первый и второй входы которого соединены с выходами первого и третьего элементов И, второй вход первого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ и выходом второго элемента И, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с третьим входом второго элемента ИЛИ, входы стро- бировани первого и второго п-разр дных мультиплексоров соединены с соответствующими выходами блока синхронизации, а в блоке приведени по модулю информационные входы первой группы первого п-раз- р дного мультиплексора соединены соответственно с инверсными выходами второго n-разр дного мультиплексора блока анализа сомножителей, информационные входы второй группы первого n-разр дного мультиплексора соединены соответственно с выходами регистра младших разр дов произведени , вход адреса первого n-разр дного мультиплексора соединен с выходом второго элемента ИЛИ блока анализа сомножителей и входом адреса второго n-разр дного мультиплексора , информационные входы первой группы которого соединены с входом единичного потенциала устройства, выходы регистра старших разр дов произведени соединены соответственно с информационными входами второй группы второго п-разр д- ного мультиплексора, инверсные выходы которого соединены соответственно с входами первого слагаемого первого п-разр д- ного сумматора, входы второго слагаемого которого соединены соответственно с выходами первого n-разр дного мультиплексора , а выходы суммы - соответственно с входами первого слагаемого второго п-раз- р дного сумматора, выходы суммы которого соединены соответственно с инверсными входами первого элемента И и информационными входами п разр дов второй группы (п+1)-разр дного мультиплексора, информационный вход (п+1)-го разр да второй группы которого соединен с выходом второго элемента И, первый вход которого соединен с выходом первого элемента И, а второй вход - с выходом переноса второго п-раз- р дного сумматора, вход первого разр да второго слагаемого которого соединен с выходом элемента ИЛИ, первый вход которого

соединен с выходом третьего элемента И, первый вход которого соединен с выходом переноса первого n-раэр дного сумматора и входом элемента НЕ, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с вторым входом третьего элемента И и выходом второго элемента НЕ блока анализа сомножителей , выход второго элемента И которого соединен с вторым входом элемен0

та ИЛИ, выход четвертого элемента И соединен с входом второго разр да второго слагаемого второго n-разр дного сумматора , входы второго слагаемого, начина с третьего по n-ый разр д, которого соединены с входом нулевого потенциала устройства , входы стробировани первого и второго л-разр дных мультиплексоров соединены с соответствующими выходами блока синхронизации .

Фиг. 2