SU877528A1 - Устройство дл вычислени квадратного корн из суммы квадратов двух п-разр дных чисел - Google Patents

Устройство дл вычислени квадратного корн из суммы квадратов двух п-разр дных чисел Download PDF

Info

Publication number
SU877528A1
SU877528A1 SU792789683A SU2789683A SU877528A1 SU 877528 A1 SU877528 A1 SU 877528A1 SU 792789683 A SU792789683 A SU 792789683A SU 2789683 A SU2789683 A SU 2789683A SU 877528 A1 SU877528 A1 SU 877528A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
inputs
bit
adder
output
Prior art date
Application number
SU792789683A
Other languages
English (en)
Inventor
Александр Ионович Стасюк
Original Assignee
Киевский Ордена Трудового Красного Знамени Институт Инженеров Гражданской Авиации
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевский Ордена Трудового Красного Знамени Институт Инженеров Гражданской Авиации filed Critical Киевский Ордена Трудового Красного Знамени Институт Инженеров Гражданской Авиации
Priority to SU792789683A priority Critical patent/SU877528A1/ru
Application granted granted Critical
Publication of SU877528A1 publication Critical patent/SU877528A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

(,54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ ДВУХ п-РАЗРЯДНЫХ ЧИСЕЛ
Изобретение относитс  к вычислительной технике и может быть применено автономно либо в комплексе с цифровой вычислительной машиной. Известно устройство дл  вычислени  квадратного корн  из суммы квадратов двух , содержащее два бло ка выделени  модул , сумматор, схему сравиени , коммутатор |,11« В известном устройстве вычисление квадратного корн  из суммы квадратов двух чисел осуществл етс  за относительно большой промежуток времени. Наиболее близким по технической сущности к предлагаемому  вл етс  уст ройство, содержащее две группы элемен тов И, су№1атор {2. Однако устройство вьтолн ет операцию вычислени  квадратного корн  из суммы квадратов двух чисел в виде последовательности шагов, что опреде л ет его относительно невысокое быст родействие . Цель изобретени  - увеличение быстродействи  устройства. Указанна  цель достигаетс  тем, что в устройство дл  вьиислени  квадратного корн  из суммы квадратов двух п-разр дных чисел, содержащее первую, вторую группы элементов И и сумматор , введены элемент ИЛИ, блок формировани  промежуточного результата, п-2 дополнительных сумматоров И п-2 группы сумматоров по модулю два, причем выход каждого j-ro (j 1 ,2. .. ,n-i) кроме (n-i)-ro разр да, )-ro ( ,2,.. jn-) дополнительного сумматора подключен к первому входу (j+1)-го. разр да i-го дополнительного сумматора, второй вход разр да которого подключен к выходу j-ro сумматора по модулю два 1-й группы , подключенного своим первым входом к выходу переноса и второму входу старших разр дов (i + l)-ro и I-годополнительных сумматоров, выход младшего разр да (п-2)-го дополнительного cyNfMaropa соединен с первым входом старшего разр да (п-3)-го дополнительного сумматора первые входы остальных J-X разр дов которого подключены к выходам J-X сумматоров по модулю два (п-З)-й группы, подключенных первыми /входами к выходу переноса (п-2)-го дополнительного сумматора и к второму входу старшего разр да (п-3}-го дополнительного сум матора, вторые входы j-x разр дов которого соединены с выходами j-х разр дов Сумматора, первые входы старшего и младшего разр дов (п-2)-го дополнительного сумматора соединены с выходами первого и второго сумматоров по модулю два (п-2)-и группы, первые входы которых подключены к выходу элемента РШИ, соединенного- первым и вторым входами с выходами переноса и суммы старшего разр да сум-. матора соответственно, а вторыми входами с выходом блока формировани  про межуточного результата, подключенного первым, вторым, третьим, четвертым и п тым входами к выходу элемента ИЛИ, выходу переноса старшего разр да и вы ходу сумм трех старших разр дов сумматора соответственно, вторые входы схем сложени  по модулю два каждого j-ro разр да (,2,..,П-4)-i-го дополнительного сумматора .подключены соответственно к выходу ( i +j +l)-ro, разр да устройства, а второй вход вто рого разр да (п-2)-го дополнительного сумматора - к вькоду блока формировани  промелсуточного результата, перва  и втора  группы элементов И выполнены . в виде матрицы,, состо щей из двухвходовых элементов И, причем каждый 1-й(,2,...п-1 при п-четном и ,2,..,, п-2 при п-нечетном столбец состоит из 1 элементов И, размещенных в строках матрицы начина  с 1-й, первые входы элементов Ji первой и второй групп каждого.1-го столб ца объединены и подключены к (п-1)-му разр ду первого и второго входного кода соответственно, а вторые входы каждого k-rp (,2,.,,l) элемента И первой и второй групп 1-го столбца объединены и подключены к (n-k+1)-My разр ду первого и второго входного кода соответственно, выходы элементов И первой и второй групп, наход щием  в j-й строке, подключены к первому входу j-ro разр да сумматора, ко второму входу (2j + l)-ro разр да сумматора подключен ij+2) -и разр д входного кода 4 Блок формировани  промежуточного результата состоит из трех элементов И, одного элемента НЕ и четырехвходового элемента ИЛИ, первые три входа которого соединены с выходами соответствующих элементов И, первые входы которых объединены и подключены к выходу элемента НЕ,, вход которого  вл етс  первым входом блока формировани  промежуточного результата,вторые входы элементов И-вторьм, третьим и четвертым входами блока формировани  промежуточного результата соответственно , четвертый вход элемента ИЛИ  вл етс  п тым входом блока формировани  промежуточного результата. На фиг. I, представлена схема устройства дл  вычислени  квадратного корн  из суммы квадратов двух, п-разр дных чисел, когда информаци  представлена двоичными разр дами; на фиг, 2 - схема блока формировани  промежуточного результата. Устройство содержиг первую и вторую группу I элементов И, сумматор 2, элемент РШИ-; 3, блок 4 формировани  промежуточного результата, (п-2) дополнительных сумматора 5, схемы 6 сложени  по модулю два. Перва  и втора  группы I элементов И выполнены в виде матрицы из элементов И 7 блок 4 формировани  промежуточного результата состоит из элемента НЕ 8, трех элементов -И 7 и элемента ИЛИ 3, Устройство работает следующим образом . Работу предлагаемого устройства рассмотрим на примере определени  квадратного корн  Р из суммы квадратов двух чисел X и У, T.e. или , предварительно представленных в разр дной форме в виде следующей зависимости Н + УУ - РР разр дные векторы, представл ющие собой разр дное изображение X, У и Р соответственно; разр дные матрицы, представл ющие собой разр дное изображение Х,У,Р соответственно , например, при разр дна  матрица X имеет вид
V
X -Процесс нахождени  искомого ра Р при в соответствии с можно записать жением Старший разр д Р вектора Р дел етс  на ocHosaifflH выражени и 2У 2.И--1 P---EV , гм 2м-1 где f, (2п-1)-й р вектора ХХ+УУ ; так как при р ГШЕППШ шМжй а пвиР - -flQlPl. Следующий разр д Р искомо тора Р определ етс  на основани дующего выражени  и-- и 2И- 2.П-Ъ 2V Р ;РС V f . v )v так как
., Далее каждый последуюш й
. V
Р 1«,2..,п-2) вектора Р етс  по выражению
И-1-1(. 2:) Р П -К/таЗ - -1
г -S (;.и1
)
О 6
О,
8775286
где )- значение переноса из
старшего разр- да раэр дног го вектора , определ емого на основании выражени 
V (),
.()
- величина, принимающа  значени 
SW)-.-..
.р-.о
сСО.

Claims (2)

  1. При этом,если в выражении (9)8 при нимает значение , то векторЦр li . в в.;ражении (.8) представл етс  в дополнительном коде. ( ,, , рШ. 2- u/ux.. -() 4t) -.0 . Из выражени  СЗ; очевидно, что при , В (ХХ+УУ), а векторы соi --2, г,.:. П Р Р I. ,75{ ,3125, вектор1,5х+УУ) при этом равен 0,660-156, а точное решение Р равно соответственно ,8125 или в разр дной форме при X вектор (XX-t-V }-И OhlohJOJoHl jo4Hoe решение равно соответственно Р 11 11 loin , Старший разр д Р вектора Р на основании выражени (4 ) равн етс  4 2.И 2.И--1 -. г Значение последующего разр да вектора Р по выражению (5) может быть записано Ч, 4 2м--г ))v/l-, И последующие разр да Р, Р на основании выражений (7-10) могут быть заг П р и м е р 2. Х«0,4375; ,375 соответственно ХХ+УУ 0,332031 и .76221 или в разр дной форме у г г . -l-lt- V ,1- 1-1-it X-phH V ( х- 55-Г- fPHJoMfoHloR HloloN -ivo-fpioc-i vovDvo a . в -- Rraiol ЩоШ -- ШН - №р1о р-О -1 Работа предлагаемого устройства дл  конкрет{|ых значений X И У рассмотренных выше примеров происходит следующимобразом . При подаче| значений и У на входы первой -и второй группы 1 элементов И после окончани  переходного процесса в схеме на выходе переноса старшего разр да и выходах суммы сумматора 2 образуетс  вектор СХХ + ЗТ),.на выходе элемента ИЛИ 3 по выражению (4J образуетс  страший разр д искомого .вектора Р , на выходе блока 4 по выражению(5) образуетс  значение последующего разр да вектора Р, а на выходах переносов до полнительных сумматоров 5 по выражени м (7-10) образуютс  соответствующие разр ды искомого вектора Р. Формула изобретени  1, Устройство дл  вычислени  квад ратного корн  из суммы квадратов дву П-разр дных чисел, содержащее первую вторую группы элементов И и сумматор о тличающеес  тем, что, с целью увеличени  быстродействи , в него введены элемент КИИ, блок форми ровани  промежуточного результата, (п-2) дополнительных сумматоров и пгруппы сумматоров по модулю два, при чем выход каждого j-ro (j 1,2,..,, f1-l), кроме (n -i)-ro разр да, (i + U го (,2,., n-l) дополнительного су матора подключен к первому входу (j + l)-ro разр да 1-го дополнительног сумматора, второй вход разр да которого подключен к выходу j-ro сумма - тора по модулю два i-и .группы, подключенного свйим первым входом к выходу переноса и первому входу старших разр дов (l-fU-ro и 1-го допол1штельных сзТФ1аторов, выход младшего разр да (п-2) -го дополнительного суммато-ра соединен с первым входом старшего разр да (п-3)дополнительного сумматора, первые входы остальных j-x разр дов которого , подключены к выходам j-x сумматоров по модулю два (п-З)-й группы, подключенных первыми входами fe выходу переноса (п-2)-го дополнительного сумматора и к второму входу старшего разр да (п-З)-го дополнительного сумматора , вторые входы j-x разр дов которого соединены с выходами j-x разр дов сумматора, первые входы старшего и младшего разр дов (п-2)-го дополнительного сумматора соединены с выходами первого и второго сумматоров по модулю два )-й группы, первые входы которых подключены к ВЫХОДУ элемента ИЛИ, соединенного первым и вторым входами с выходами переноса и суммы старшего разр да сумматора соответственно, а вторыми входами с выходом блока формировани  промежуточного результата, подключенного первым, вторым, третьим, четвертым и п тым входами к выходу элемента ИЛИ, выходу переноса старшего разр да и выходам сумм трех старших разр дов сумматора соответственно, вторые входы сумматоров по модулю два каждого j-rp разр да (,2,..,п-}) i-го.дополнительного сумматора под .ключены соответственно к выходу (i-HJ- +l )ra разр да устройства,а второй вход второго разр да (n-2j-ro дополнительного сумматора - к выходу блока формировани  промежуточного результата , перва  и втора  группы элементов И выполнены в виде матрицы, состо щей из двухвходовых элементов И, причем каждый 1-й (,2,..n-l при П четном и ,2,...п-2 при П нечетном) столбец состоит из 1 элементов И, размещенных в строках матрицы, начина  с 1-й, первые входы элементов И первой и второй групп каждого столбца объединены и подключен ; к (п-1)-му разр ду первого и второго входного кода соответственно, а вторые входы каждого (kel,2,..l) элемента И первой и второй групп 1 то столбца объединены и подключены к iTi-k-fl)-My разр ду первого и второго кода соответственно , выходы элементов И первой и второй rpjmn, наход щиес  в j-й строке подключены к первому входу j-го разр да сумматора, ко второму входу (2j-f1)uro разр да сумматора, ко второму входу (2J 1)-го разр да сумматора подключен (j+2)-и разр д входного кода.
  2. 2. Устройство по п. 1, о т л и ч а ю.щ е е с   тем, что, блок формировани  промежуточного результата состоит из трех, элементов И, одного элемента НЕ и четырехвходового элемента ИЛИ, первые три входа которого соединены с выходами соответствующих элементов И, первые входы которых объединены и подключены к выходу элемента НЕ, вход которого  вл етс  первым входом блока формировани  промежуточного результата, вторые входы элементов И  вл ютс  вторым, третьим и четвертым входами блока формировани  промежуточного результата соответственно , четвертый вход элемента ИЛИ  вл етс  п тым входом блока формировани  промежуточного результата,
    Источники информации, прин тые во внимание при экспертизе
    1.Авторское свидетельство СССР № 624238, кл, G 06 G 7/20, 1978,
    2,Авторское свидетельство СССР
    № 627477, кл. G 06 F 7/38, 1978 (прототип ).
SU792789683A 1979-06-25 1979-06-25 Устройство дл вычислени квадратного корн из суммы квадратов двух п-разр дных чисел SU877528A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792789683A SU877528A1 (ru) 1979-06-25 1979-06-25 Устройство дл вычислени квадратного корн из суммы квадратов двух п-разр дных чисел

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792789683A SU877528A1 (ru) 1979-06-25 1979-06-25 Устройство дл вычислени квадратного корн из суммы квадратов двух п-разр дных чисел

Publications (1)

Publication Number Publication Date
SU877528A1 true SU877528A1 (ru) 1981-10-30

Family

ID=20837793

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792789683A SU877528A1 (ru) 1979-06-25 1979-06-25 Устройство дл вычислени квадратного корн из суммы квадратов двух п-разр дных чисел

Country Status (1)

Country Link
SU (1) SU877528A1 (ru)

Similar Documents

Publication Publication Date Title
US7308471B2 (en) Method and device for performing operations involving multiplication of selectively partitioned binary inputs using booth encoding
US4868777A (en) High speed multiplier utilizing signed-digit and carry-save operands
US4745570A (en) Binary multibit multiplier
JPH02293929A (ja) デジタルシステム乗算の方法及び装置
SU877528A1 (ru) Устройство дл вычислени квадратного корн из суммы квадратов двух п-разр дных чисел
US4215419A (en) Method for binary multiplication of a number by a sum of two numbers and a digital system for implementation thereof
SU1667059A2 (ru) Устройство дл умножени двух чисел
SU1038937A1 (ru) Устройство дл умножени
SU1005039A1 (ru) Устройство дл умножени
SU686030A1 (ru) Устройство дл сложени в избыточной двоичной системе счислени
SU851395A1 (ru) Преобразователь двоичного кода вдОпОлНиТЕльНый
SU1083185A1 (ru) Матричный вычислитель
SU1481747A1 (ru) Устройство дл умножени двоичных чисел
SU955039A1 (ru) Устройство дл делени двоичных чисел
RU1786484C (ru) Универсальное суммирующее устройство
SU1254471A1 (ru) Матричное устройство дл умножени чисел по модулю 2 @ -1
SU805304A1 (ru) Устройство дл вычислени сумм произведений
SU1020818A1 (ru) Устройство дл вычислени сумм произведений
SU1578711A1 (ru) Устройство дл умножени
SU991414A1 (ru) Устройство дл умножени
SU1381717A1 (ru) Преобразователь кодов
SU746496A1 (ru) Преобразователь двоично-дес тичных чисел в двоичные
SU1149245A1 (ru) Матричное вычислительное устройство
SU1119006A1 (ru) Устройство дл делени чисел
SU1179322A1 (ru) Устройство дл умножени двух чисел