SU1149245A1 - Матричное вычислительное устройство - Google Patents

Abstract

1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу  чеек из N строк и N столбцов, столбец корректирующих  чеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход п-ой  чейки каждой строки матрицы (,...,N) подключен к первому выходу (п-1)-ой  чейки этой же строки, второй вход т-ой  чейки каждой строки матрицы (,2,..., N-t) подключен к второму выходу (ш-И)-бй  чейки этой же строки,третий вход каждой  чейки матрицы, за исключением  чеек первой строки и N-ro столбца, подключен к третьему выходу  чейки предьщущей строки последующего столбца, третьи входы  чеек первой строки и N-ro столбца матрицы соответственно подключены к первой группе информационных входов устройства первый вход п-ой к корректирующей  чейки подключен к третьему выходу (п-1)-ой  чейки первого столбца матрицы , первьй вход первой корректирунщей  чейки подключен к старшему разр ду первой группы информационных входов устройства, первые выходы корректирующих  чеек соответственно подключены к первой группе выходов устройства , третьи выходы  чеек N-ой строки матрицы соответственно подключены к второй группе выходов устройства , первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы каждой т-ой  чейки N-стопбца матрицы подключены к первому входу задани  режима устройства , выход п-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому 1О входу j-ой  чейки п-го столбца мат (Л рицы (,2,...,п), за исключением (п-1)-ой  чейки этого же столбца, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу первой  чейки первой строки матрицы, причем кажда   чейка матрицы содер4 О ГО 4 СП жит одноразр дный сумматор и коммутатор , вход управлени  которого подклю чен к первому входу и первому выходу  чейки, первый вход, второй вход, вход переноса и выход переноса одноразр дного сумматора подключены соответственно к третьему входу, четвер-г тому входу, второму входу и второму выходу  чейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входу  чейки и выходу суммы одноразр дного сумматора, выход коммутатора подключен к третьему выходу  чейки, отличающеес  тем, что, с це-: лью расширени  функциональных возмож ностей, путем реализации операций ум

Description

ножени , делени , извлечени  квадрат кого корн  и операции С+А-В, оно содержит столбец из N узлов настройки и N-1 элементов И, причем треть  группа выходов устройства соединена с первыми выходами узлов настройки столбца, первые входы которых соединены с вторыми выходами соответствук цих корректирующих  чеек столбца j вторые входы, третьи выходы и третьи входы которых соединены соответственно с вторыми выходами, первыми входами соответствующих  чеек первого столбца матрицы и вторыми выходами соответствующих узлов настройки столбца , второй вход т-го узла настройки столбца соединен с выходом га-го элемента ИСКПЮЧАНВДЕЕ ИЛИ группы, третьи входы узлов настройки группы подклю-; чены к третьей группе информационных входов устройства, третий выход т-го узла настройки столбца подключен к четвертому входу 1-ой  чейки га-го столбца матрицы (, m+2,...,N), четвертый и п тый входы всех узлов настройки Соединены соответственно с йторым и третьим входами задани  режима устройства, четвертые входы корректирующих  чеек подключены к первому входу задани  режима устройства , п тьй вход т-ой корректирующей  чейки столбца соединен с вторым выходом (т+1)-ой корректирук цей  чейки столбца, первьй вход и выход m-rq элемента И соответственно подключены к выходу (п1+1)-го элемента ИСКЛЮЧАЮЩЕЕ ШШ и четвертому входу (т+1)-ой  чейки т-ой строки матрицы, вторые входы всех элементов И подключены к третьему входу задани  режима устройства , первый вход N-ой  чейки N-ой строки матрицы подключен к четвертому входу задани  режима устройства п тьй вход N-ой корректирун цей  чейки подключён к шине нулевого потенциала , кроме того, узел настройки

содержит два кoм iyтaтopa и элемент НЕ, первый вход узла настройки подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ выход которого подключен к первому информационному входу второго коммутатора , второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого крммутатора, вход управлени  первого коммутатора подключен к четвертому входу узла настройки, вход управлени  второго кокмутатора подключен к п тому входу узла настройки, выход первого коммутатора подключен к второму выходу узла настройки, выход второго коммутатора подключен к третьему выходу узла настройки.

2. Устройство по п.1, отличающеес  тем, что корректирующа   чейка содержит одноразр дный сумматор, два элемента И и два элемента ИЛИ, причем первый вход, второй вход, вход переноса, выход переноса и выход суммы одноразр дного сумматора подключены соответственно к первому входу корректирующей  чейки , выходу первого элемента ИЛИ, выходу второго элемента ШШ, второму выходу и первому выходу корректирующей  чейки, первый и второй входы первого элемента ИЛИ подключены соответственно к четвертому и п тому входам корректирутацей  чейки, первьй и второй входы второго элемента ИЛИ соединены с выходами соответствун цих элементов И, первые входы которых соединены с вторым входом корректирующей  чейки, вторые входы первого и второго элементов И соединены соответственное первым входом первого элемента ИЛИ и третьими входом и выходом корректирующей  чейки.

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х и быстродействующих ЭВМ дл 

построени  однртактных многофункциональных матричных устройств.

Известно матричное вычислительное устройство дл  умножени  и делени  двоичных чисел, содержащее матрицу  чеек из N строк и N столб- цов, дополнительную строку из N  чеек , а также группы элементов И и ИЛИ, которые выполн ют функции местного управлени  и коммутации кодов операндов Cl

Недостатком данного устройства  вл етс  ограниченность функциональных возможностей-, так как устройство позвол ет выполн ть лишь умножение и деление.

Известно матричное вычислительное устройство, содержащее матрицу  чеек дополнительный столбец  чеек, столбец управл ющих узлов.

Данное устройство позвол ет выполн ть умножение, деление, извлечение квадратного корн  и вычисл ть функцию С+АВ L2.

Недостатком данного устройства  вл етс  низкое быстродействие.

Наиболее близким к изобретению по технической сущности  вл етс  матричное вычислительное устройство, содержащее матрицу  чеек из N строк и N-столбцов,столбец из N управл ющих  чеек и строку из N злементов ИСКЛЮЧАЩЕЕ ИЛИ, первьй вход п-ой  чейки каждой строки матрицы (,3,...,N) подключен к первому выходу (п-1)-ой  чейки зтой же строки , второй вход т-ой  чейки каждой строки матрицы (,2,...,N-1) подключен к второму выходу (т+1)-ой  чейки этой же строки, третий вход каждой  чейки матрицы, за исключение  чеек первой строки и N-ro столбца, подключен к третьему выходу  чейки предыдущей строки последующего стрлб ца, третьи входы  чеек первой строки и N-ro столбца матрицы соответственно подключены к первым информационны входам устройства, первые входы эле- ментов ИСКЛКНАЩЕЕ ИЛИ соответственно подключены к вторым информащ€онны входам устройства, а вторые входы элементов ИСКПЮЧАКЙЕЕ ИЛИ, а тащже вторые входы  чеек N-ro столбца матри19 1 подключены к входу .управлени  устройства,четвертой вход  чейки каждой строки матрицы, за исключением  чеек первой строки, подключен к четвертому выходу  чейки предыдущей строки того же столбца матрицы, первый вход и второй выход р-ой  чейки первого столбца (,2,,,.,N) подключены соответственно к первому

выходу и второму входу р-ой управл й ющей  чейки, третий вход п-ой управл ющей  чейки подключен к третьему выходу {п-1)-ой  чейки первого столбца матрицы, четвертый вход т-ой управл к цей  чейки подключен к четвертому выходу (га+1)-ой управл ющей  чейки, первые входы управл ющих  чеек соответственно подключены к третьим информационным входам устройст-i ва, третьи выходы управл ющих  чеек соответственно подключены к первым информационным выходам устройства, а третьи выходы  чеек N-ой строки матрицы - к вторьм информационным выходам, п тые входы управл ющих  чеек подключены к входу управлени  устройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с четвертыми входами соответствующих  чеек первой строки.

Причем кажда   чейка матрицы содержит одноразр дный сумматор и коммутатор , вход управлени  которого подключен к первому выходу  чейки, первый вход, второй вход,вход переноса и выход переноса одноразр дного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму Ш)1ходу  чейки , первьй и второй входы коммутатора соответственно подключены к третьему входу и йыходу суммы одноразр дного сумматора, а выход коммутатора - к тpeтьe fy выходу  чейки, четвертый вход которой подключен к четвертому ее выходу. Кажда  управл юща   чейка содержит одноразр дный сумматор, коммутатор, элемент И и элемент ИЛИ, первый вход которого подключен к п тому входу  чейки и . входу управлени  коммутатора, а второй вход элемента ИЛИ - к первому выходу  чейки и выходу коммутатора , первый вход которого подключен к первому входу  чейки, а второй вход - к выходу суммы одноразр дного сумматора и третьему выходу  чейки , четвертьй вход  чейки подключен к входу переноса одноразр дного сумматора , выход переноса которого подключен к четвертому выходу  чейки, первый вход одноразр дного сумматора подключен к третьему входу  чейки , а второй вход одноразр дного сумматора - к выходу элемента И, первый вход которого подключен к выходу Элемента ИЛИ, а второй вход - к второму входу  чейки СЗ ,

Недостатком известного устройства  вл етс  ограниченность функциональных возможностей, так как выполн ет- 5 с  лишь умножение, деление и вычисление функции вида С+А-В,

Целью изобретени   вл етс  расширение функциональных возможностей путем ; реализации умножени ,делени  операции С+А В и извлечени  квадратного корн .

Поставленна  цель достигаетс  тем, что матричное вычислительное устройство, содержащее матрицу  чеек из N строк и N столбцов, столбе.ц 5 корректируннцих  чеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход п-й  чейки каждой строки матрицы (,3,.,.,N) подключен к первому выходу (п-1)-ой  чейки этой 20 же строки, второй вход т-ой  чейки каждой строки матрицы (,2,,..,N-1) подключен к второму выходу (|Ш-1)-ой  чейки этой же строки, третий вход каждой  чейки матрицы, за исключени- 5 ем  чеек первой строки и К-го столбца , подключен к третьему выходу  чейки предыдущей строки последующего столбца, третьи входы  чеек первой строки и N-ro столбца матрицы соот- 30 ветственно подключены к первой группе информационных входов устройства, первый вход п-ой корректирующей  чейки подключен к третьему выходу (п-1)-ой  чейки первого столбца матри- jg цы,первый вход первой корректирующей  чейки подключен к старшему р азр ду первой группы информационных входов устройства,.первые выходы корректирующих  чеек соответственно подключе-40 ны к первой группе выходов устройства , третьи выходы  чеек N-ой строки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКПЮЧЛЩЕЕ ИЛИ5 группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы,вторые входы кажой т-ой  чейки N-ro столбца матрицы 50 одключены к первому входу задани  режиа устройства,выход п-го элемента ИСЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому ходу j-ой  чейки п-го столбца матицы (,2,...,п), за исключением 55 п-1)-ой  чейки этого же столбца, ыход первого элемента ИСКЛКЧАКЩЕЕ ИЛИ одключен к четвертому входу первой

 чейки первой строки матрицы, причем кажда   чейка матрицы содержит одноразр дный сумматор и коммутатор, вход управлени  которого подключен к первому входу и первому выходу  чейки , первый вход, второй вход, вход переноса и выход переноса одноразр дного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму выходу  чейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входу  чейки и выходу суммы одноразр дного сумматора, выход коммутатора подключен к третьему выходу  чейки, содержит столбец из N узлов настройки и N-1 элементов И, причем треть  группа выходов устройства соединена с первыми вькодами узлов настройки столбца,первые входы которых соединены с вторыми выходами соответствующих корректирующих  чеек столбца,втор входы, третьи выходы и третьи входы которых соединены соответственно с вторыми выходами, первыми входами соответствующих  чеек первого столбца матрицы и вторыми выходами соответствующих узлов настройки столбца , второй вход т-го узла настройки столбца соединен с выходом т-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, третьи ВХОДЫ узлов настройки группы подключены к третьей группе информационных входов устройства, третий выход т-го узла настройки столбца подключен к четвертому входу 1-ой  чейки т-го столбца матрицы (, m+2,...,N), четвертый и п тый входы всех узлов настройки соединею, соответственно со вторым и третьим входами задани  режима устройства.-, четвертые входы всех корректирукицих  чеек подключены к первому входу задани  режима устройства, п тый вход ш-ой корректирующей  чейки столбца соединен с вторым выходом ()-ой корректирующей  чейки столбца, первый вход и выход т-го элемента И соответственно подключены к выходу (m,tt)-ro элемента ИСИШЧАКЯЦЕЕ ИЛИ и четвертому входу (пн-О-ой  чейки ш-ой строки матрицы, вторые входы всех элементов И подключены к третьему входу задани  режима устройства, первый вход N-ой  чейки N-ой строки матрицы подключен к четвертому входу задани  режима устройства.

п тьй вход N-ой корректирующей  чейки подключен к шине нулевого потенциала , кроме того, узел настройки содержит два коммутатора и элемент НЕ, первый вход узла настройки подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ, выход которого подключен к первому информационному входу второго коммутатора , второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого коммутатора, вход управлени  первого коммутатора подключен к четвертому входу узла настройки, вход управлени  второго коммутатора подключен к п тому входу узла настройки, выкод первого коммутатора подключен к второму выходу узла настройки, выход .второго коммутатора подключен к третьему выходу узла настройки.

Корректирующа   чейка содержит одноразр дный сумматор, два элемента И и два элемента ШШ, причем первый вход, второй вход, вход переноса выход переноса и выход суммы одноразр дного сумматора подключены соответственно к первому входу корректирующей  чейки, выходу первого элемента ИЛИ, выходу второго элемента ИЛИ, второму выходу и первому выходу корректирующей  чейки, первый и второй входы первого элемента ШШ подключены соответственно к четвертому и п тому входам корректирующей  чейки, первьй и второй входы второго элемента ШШ соединены с выходами соответствующих элементов И, первые входы которых соединены с вторьш входом корректирукнцей  чейки, вторые входы первого и второго элементов И соединены соответсвенно с первым вхо дом первого элемента ШШ и третьими входом и выходом корректирующей  чейки .

На фиг.1 приведена структурна  схема матричного вычислительного уст ройства при ) , на фиг. 2 - функциональна  схема  чейки матрицы на фиг.З - функциональна  схема корректирующей  чейки-, на фиг.4 - функциональна  схема узла настройки.

Матричное вычислительное устройство содерзкит  чейки 1 матрицы, корректирующие  чейки 2, узлы 3 настройки , элементы ИСКЛЮЧАКЩЕЕ ИЛИ 4, элементы И 5, а также имеет первые 6, вторые 7 и третьи 8 группы информационных входов устройства, первый 9, второй 10, третий 11 и четвертый 12 входы задани  режим устройства, первые 13, вторые 14 и третьи 15 группы выходов устройства, пшну 16 нулевого потенциала.

Ка да  из  чеек 1 матрицы содержит однора1эр дный сумматор 17, коммутатор 18, а также первый 19, второй 20, третий 21 и четвертый 22 входы  чейки, первый 23, второй 24 и третий 25 выходы  чейки.

Кажда  корректирующа   чейка 2 содержит одноразр дный сумматор 26, элемент ШШ 27 и элемент ШШ 28, элементы И 29 и 30, первый 31, второй 32, третий 33, четвертьй 34 и п тый 35 входы  чейки, первый 36, второй 37 и третий 38 выходы  чейки

Каждый узел 3 настройки содержит первый 39 и второй 40, коммутаторы, элемент НЕ 41, а также имеет первый 42, второй 43, третий 44, четвертый 45 и п тый 46 входы узла, первый 47, второй 48 и третий 49 выходы узла.

Ячейки матрицы и корректирумвде  чейки предназначены дл  выполвени  арифметических действий. Узлы настройки определ ют, какое арифметическое действие будет выполнено в соответствующей строке  чеек. Элементы ИСКЛШАЮЩЕЕ ИЛИ предназначены дл  передачи операндов в пр мом или обратном коде. Элементы И маскируют некоторые из разр дов кодов с целью видоиз ме не ки  выполн емыхдействий в отдельных  чейках матрнщл.

Состо ние групп входов и выходов в зависимости от выполн емой операции описываетс  следукцей таблицей.

Умно01 10 Нулевой Множимое Множижение кодтель

Множимое МножительС+А-В 0110 Код С

Деление 1 О 11 Делимое Делитель Нулевой

1 О О О

Подкоренное выражение

Матричное вычислительное устройство работает следукицим образом.

Перед вьтолнением умножени  и вычислени  С+АВ осуществл етс  настройка элементов и узлов устройства . Блиничные сигналы на входах 10 настраивают Коммутаторы 39 узлов 3 на передачу с входов 8 устройства в первые входы  чеек соответствующих строк матрищ) разр дов множител .

Единичные сигналы на входах 11 настраивают коммутаторы 40 узлов 3 на передачу сигналов с вторых входов на третьи выходы этих же узлов. Этим же сигналом элементы И 5 настраиваютс  на логическое повторение. Все это обеспечивает передачу на четвертые входы  чеек 1 всех строк матрицы кода множимого.

Нулевой сигнал на входе 12 предназначен дл  передачи на вход переноса линейки сумматоров  чеек 1 N-ой строки матрищл логического нул 

Нулевой сигнал на входе 9 настраивает элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на логическое повторение. Вследствие этого код множимого поступает в матПроизведе-Произвение стар-дение

шего раз-младшего

р даразр да

С+А-ВС+А-В

старшегомладшего

разр даразр да

Остаток

Частное

Остаток

Корень код

рицу  чеек без инвертировани . Этот же сигнал формирует логические нули на входы переносов линеек сумматоров  чеек 1 первых N-1 строк матрицы. Нулевые сигналы, поступагацие с входов 9 на четвертые входы корректирующих  чеек, позвол ют также организовать цепь распространени  переносов между сумматорами этих  чеек.

Умножение А на В выполн етс , начина  со старших разр дов множител . При единичном значении текущего разр да множител  на третьи выходы  чеек 1 с помощью коммутаторов 18, управл емых сигналом текзлцего разр да множител , передаетс  код предыдущей текущей суммы, просуммированной с сдвинутым на разр д в сторону младших разр дов кодом множимого А, а при нулевом - код предьдущей текущей суммы .

При нулевом значении текущего разр да множител  цепь переноса с помощью элемента И 30 обрьшаетс , а при единичном восстанавливаетс . На выходах 13 формируетс  N старших разр дов произведени , а на выходах 14 N младлшх разр дов произведени . При вычислении функции C+AiB первые 2 N разр дов формируютс  так же, как и при умножении, а самый старший ( 2NH-1)-ft разр д, формируетс  на первом выходе первого узла 3 настройки. При делении на входы 6 подают 2Н-раз р дньй код мантиссы делимого, а на входы 7 - N-разрйдный код мантиссы делител . Вьтолнению операщ1и делени  предшествует настройка элементен и узлов устройства. Нулевой сигнал на входах 10 настраивает коммутаторы 39 узлов 3 на передачу во вторые выходы сигналов , которые поступают на первые вхо ды зтих же узлов. 1 Единичный сигнал на входах 11 настраивает элементы И 5 на логическое повторение. Этот же сигнал, поступающий на п тые входы узлов 3, настраивает коммутаторы 40 на передачу сигналов с вторых входов на третьи выходы этих же узлов. Единичный сигнал на входе 12 необходим дл  формировани  кода дополнени  в М-ой строке матрицы. Единичный сигнал на входе 9, подключенном к вторым входам элементов ИСКЛЮЧАЩЕЕ . ИЛИ 4, настраивает эти элементы на формирование обратного кода делител . Этот же управл юдий сигнал, поступающий на четвертые входы корректирующих  чеек блокирует распространение переноса между сумматорами этих  чеек, формирует логическую единицу а знаковый разр д, котора  необходима дл  формировани  отрицательного знака делител , а также создает цепь переноса между  чейками первого столбца матри цы и корректирукхцими  чейками соотве ствуклцих строк. Выполнение операции делени  начи- 5 етс 

наетс  с вычитани  делител  из сдвинутого на разр д в сторону старших разр дов делимого. При этом сдвиг на один разр д обеспечиваетс  соответствующей подачей кодов делимого и делител  в  чейки первой строки. А вычитанию соответствует суммирование делимого с дополнительным кодом делител , который получен формированием элементами ИСКПЮЧАКЩЕЕ ИЛИ 4 обратного кода делител  и единицей переноса в сумматор N-ой  чейки первой строки.

устройства. Нулевой сигнал на входах 10 настраивает коммутаторы 39 управл ющих узлов 3 на передачу во вторые выходы сигналов, поступающих на первые входы этих же узлов.

Нулевые сигналы на входах 11, пройд  через элементы И 5, позвол ют сформировать на четвертые входы , (пН-1)-их  чеек т-ых строк матрицы такие же нулевые сигналы. Одновременно с этим нулевыми сигналами на входах 11 осуществл етс  настройка коммутаторов 40 узлов 3 на передачу Перва  цифра частного формируетс  на первом выходе первого узла 3. В зависимости от значени  этой цифры формируетс  первый остаток, которьй с третьих выходов  чеек первой строки матрицы поступает на третьи входы  чеек второй строки устройства. Причем , если перва  цифра частного равна единице, коммутаторы 18  чеек 1 передают на третьи выходы значение кода с выходов сумматоров 17, когда же перва  цифра частного равна нулю, коммутаторы 1в передают на третьи выводы значение кода с третьих входов  чеек. Во второй строке матрицы из сдвинутого на разр д влево, первого остатка вычитаетс  код делител . Втора  цифра частного формируетс  на первом выходе второго узла 3, а второй остаток формируетс  на третьих выходах  чеек второй строки матрицы. В последующих строках устройства выполн ютс  аналогичные действи  в соответствии с алгоритмом делени  с восстановлением остатка. Причем восстановлению остатка соответствует передача коммутаторами 18  чеек t кодов с третьих входов этих же  чеек. Код частного в N разр дов формируетс  на выходах 15 устройства а остаток от делени  - на выходах 14 устройства. При извлечении квадратного корн  на входы 6, за исключением входа б, подключённого к первой корректирующей  чейке 2, подают (2N-1)-разр дный код мантиссы подкоренного выражени , а на входы 7 - код нулей.. На вход 6, который подключен к первому входу первой корректирующей  чейки 2, подают нулевой сигнал. Перед выполнением операции извлечени  квадратного корн  осущестлл настройка элементов и узлов

проинвертированных с помощью элементов НЕ 41, сигналов с первых входов узлов на третьи их выходы.

Нулевой сигнал на входе 12 предназначен дл  фор1 о1ровани  логическогонул  на вход переноса  чеек N строки.

Единичный сигнал на входе 9 настраивает элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на формирование кода единиц, поступающего далее в четвертые входы соответствук цих  чеек матрицы. Этот же сигнал, поступающий на четвертые входы корректирующих  чеек, блокирует распространение переносов между. сумматорами этих  чеек, формирует единицу в знаковый разр д, котора  ; ербходима дл  отрицательного знака в коде вычитаемого, и создает цепь переноса между  чейками первого столбца матрицы и корректирующими  чейками соответствующих строк. Этот же сигнал, поступакздий на вторые входы  чеек N-ro столбца матрицы , необходим дл  безусловной переда чи через f-e  чейки т-ой строки матрицы кодов подкоренного выражени  .

Выполнение операции извлечени  квадратного корн  начинаетс  с вычитани  в первой строке устройства из двух старших разр дов подкоренного выражени  С С кода 01.

Дл  того чтобы младшие из разр дов подкоренного вьч ажени  (CjC и другие) были безусловно переданы в следующие строки устройства, код эти разр дов суммируетс  с кодом единиц, при этом к самому мпадшему разр ду прибавл етс  единица переноса. Возпикающа  при этом единица переноса используетс  в мпадшем разр де кода 1.11.

Перва  цифра корн  Z формируетс  на первом выходе первого узла 3. В зависимости от значени  этой цифры формируетс  первьА остаток, которьй с третьих вьпсодов  чеек первой строки матрицы поступает на третьи выходы  чеек второй строки устройства. Причем, если перва  цифра корн  равна единице, коммутаторы 18  чеек 1 передают на третьи выходы значение кода с выходов сумматоров 17. Когда же перва  цифра корн  равна нулю, коммутаторы 18 восстанавливают остаток путем передачи на третьи выходы значени  кода с третьих входов  чейки . Така  работа коммутаторов, управл емых по значению цифры корн  2 , тем не менее не вли ет на безусловную передачу в следугацие строки младших из разр дов подкоренного выражени .

Во второй строке к сдвинутому на разр д влево остатку добавл етс  две следующие цифры подкоренного вь1ражени . Из полученного кода далее вычитают код . Втора  цифра корн  Zjj формируетс  на первом выходе второго узла 3, а второй остаток - на третьих выходах  чеек второй строки матрицы. Дл  безусловной передачи разр дов CjC в следук цие строки код этих разр дов суммируетс  кодом единиц, причем к младшему разр ду единичного кода прибавл етс  единица переноса.

В последунзщих строках устройства выполн ютс  аналогичные действи , соответствующие извлечению квадратного корн  по алгоритму с восстановлением остатка.

Код корн  в N разр дов формируетс  на выходах 15 устройства, а остаток от извлечени  квадратного корн - на выходах 14 устройства.

При незначительном увеличении оборудовани  сущестаевно расшир ютс  функциональные возможности устройства . Необходимо при этом отметить , что быстродействие выполнени  операций умножени  и делени  остаетс  на уровне быстродействи  известного устройства.

fr

f t-l

f|/7

f-o/J J7 JJ Т. ьГТГ фиг. 1

J5

)

т г x(/o

I.:

JJ

flft/rJ ь

Claims (2)

1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу ячеек из N строк и N столбцов, столбец корректирующих ячеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход η-ой ячейки каждой строки матрицы (n=2,3,...,Ν) подключен к первому выходу (п-1)-ой ячейки этой же строки, второй вход m-ой ячейки каждой строки матрицы (ш=1,2,..., Ν-1) подключей к второму выходу (ш+1)-0й ячейки этой же строки,третий вход каждой ячейки матрицы, за исключением ячеек первой строки и N-го столбца, подключен к третьему выходу ячейки предыдущей строки последующего столбца, третьи входы ячеек первой строки и N-го столбца матрицы соответственно подключены к первой группе информационных входов устройства* первый вход η-ой к корректирующей ячейки подключен к третьему выходу (п-1)-ой ячейки первого столбца матрицы, первьй вход первой корректирующей ячейки подключен к старшему разряду первой группы информационных входов устройства, первые выходы корректирующих ячеек соответственно подключены к первой группе выходов устройства, третьи выходы ячеек N-ой ⁴ строки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы каждой т-ой ячейки N-столбца матрицы подключены к первому входу задания режима устройства, выход n-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу j-ой ячейки п-го столбца матрицы (j=1,2,...,п), за исключением (п-1)-ой ячейки этого же столбца, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу первой ячейки первой строки матрицы, причем каждая ячейка матрицы содержит одноразрядный сумматор и коммутатор, вход управления которого подключен к первому входу и первому выходу ячейки, первый вход, второй вход, вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвер-г тому входу, второму входу и второму выходу ячейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входу ячейки и выходу суммы одноразрядного сумматора, выход коммутатора подключен к третьему выходу ячейки, отличающееся тем, что, с целью расширения функциональных возмож*· ностей, путем реализации операций умSU „1149245 .1149245 ножения, деления, извлечения квадрат^· ного корня и операции С+А-В, оно содержит столбец из N узлов настройки и N-1 элементов И, причем третья группа выходов устройства соединена с первыми выходами узлов настройки столбца, первые входы которых соединены с вторыми выходами соответствующих корректирующих ячеек столбца/ вторые входы, третьи выходы и третьи входы которых соединены соответствен^· нос вторыми выходами, первыми входа ми соответствующих ячеек первого столбца матрицы и вторыми выходами соответствующих узлов настройки столбца, второй вход m-го узла настройки столбца соединен с выходом m-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, третьи входы узлов настройки группы подклю-; чены к третьей группе информационных? входов устройства, третий выход т-го узла настройки столбца подключен к четвертому входу Ι-οή ячейки m-го столбца матрицы (l=m+1, m+2,...,N), четвертый и пятый входы всех узлов настройки соединены соответственно с вторым и третьим входами задания режима устройства, четвертые входы веек корректирующих ячеек подключены к первому входу задания режима устрой· ства, пятый вход m-ой корректирующей ячейки столбца соединен с вторым выходом (т+1)-ой корректирующей ячей ки столбца, первый вход и выход ш-го элемента И соответственно подключены к выходу (т+'1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЖ и четвертому входу (т+1)-ой ячейки т-ой строки матрицы, вторые входы всех элементов И подключены к третьему входу задания режима устройства, первый вход N-ой ячейки N-ой строки матрицы подключен к четвертому входу задания режима устройства, пятый вход N-ой корректирующей ячей ки подключён к шине нулевого потенциала, кроме того, узел настройки содержит два коммутатора и элемент НЕ, первый вход узла настройки подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ, выход которого подключен к первому информационному входу второго коммутатора, второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого коммутатора, вход управления первого коммутатора подключен к четвертому входу узла настройки, вход уп- . равления второго коммутатора подключен к пятому входу узла настройки, выход первого коммутатора подключен к второму выходу узла настройки, выход второго коммутатора подключен к третьему выходу узла настройки.

2. Устройство по п.1, отличающееся тем, что корректирующая ячейка содержит одноразрядный сумматор, два элемента И и два элемента ИЛИ, причем первый вход, второй 'Вход, вход переноса, выход переноса и выход суммы одноразрядного сумматора подключены соответственно к первому входу корректирующей ячейки, выходу первого элемента ИЛИ, выходу второго элемента ИЛИ, второму выходу и первому выходу корректирующей ячейки, первый и второй входы первого элемента ИЛИ подключены соответственно к четвертому и пятому входам корректирующей ячейки, первый и второй входы второго элемента ИЛИ соединены с выходами соответствующих элементов И, первые входы которых соединены с вторым входом корректирующей ячейки, вторые входы первого и второго элементов И соединены соответственное первым входом первого элемента ИЛИ и третьими входом и выходом корректирующей ячейки.