SU1119008A1 - Устройство дл умножени двоичных чисел в дополнительных кодах - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМН05ЧЕНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДОПОЛНИТЕЛЬНЫХ КО ,ТАХ, содержащее регистр множимого, сдвиговый регистр множител , трехвходовой сумматор, регистр поразр дных сумм, дешифратор циФр множител , первый и второй триггеры,первую, вторую и третью группы элементов И, группу элементов ИЛИ, причем выходы первого и второго разр дов сдвигового регистра множител  соединены с первым и вторым входами дешифратора цифр множител , первый, второй и третий выходы которого соединены с первыми входами элементов И первой, второй и третьей групп соответственно , четвертый выход дешифратора цифр множител  через первый триггер соединен с третьим входом дешифратора цифр множител , вторые входы элементов if первой группы соединены соответственно с пр мыми выходами регист ра множимого, вторые входы элементов И второй группы соединены соответственно с пр мыми выходами регистра множимого со сдвигом на один разр д влево, вторые входы, элементов И третьей группы соединены соответственно с инверсными выход т регистра множимого, вькоды элементов И первой, второй и третьей групп соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с соответствующими входными разр дами первого входа сумматора, первый выход которого соединен с разр дными входами регистра поразр дных сумм, выход регистра поразр дных сумм соединен с соответствующими разр дами второго входа сумматора со сдвигом вправо на два разр да, отличающеес  тем, что, с целью упрощени  устройства, п тьй выход дешифратора цифр множител  через второй триггер соединен с четвертым входом дешифратора цифр множител , выход нулевого разр да сдвигового регистра СО множител  соединен с п тым входом дешифратора цифр множител , третий о о выход которого соединен с третьим входом сумматора, выходы двух первых СХ) младших разр дов сумматора соединены соответственно с входами первого и второго знаковых разр дов сдвигового регистра множител , выход второго триггера соединен с входом установки в ноль первого триггера.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ. Известно устройство дл  умножени  двоичных чисел в дополнительных кодах ,, содержащее регистры множител , множимого и результата, дешифратор, сумматор, элементы И С JНедостаток данного устройства невысока  точность вычислени . Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  умножени  двоичных чисел в дополнительных кодах, содержащее регистр множимого, сдвиговый регистр множител , трехвходрвой сумматор, регистр поразр дных сумм, регистр пор зр дных переносов, дешифратор цифр множител , триггер запоминани  результата дешифрации, три группы элементов И, группу элементов ИЛИ, триггер запоминани  единицы дополнительного кода, триггер запоминани  переноса и дополнительный сумматор, причем выходы двух младших разр дов сдвигового регистра множител  соединены с nepBbfM и вторым входами дешиф ратора цифр множител , первый и второй выходы которого соединены с первыми входами элементов И первой и второй групп соответственно, третий выход дешифратора цифр множител  через триггер запоминани  результатов дешифрации соединен с третьим входом дешифратора цифр множител , вторые входы элементов И цервой группы соединены с пр мыми выходами соответствующих разр дов регистра множимого, первые входы элементов И третьей группы соединены с инверсными выходами соответствующих разр дов регист ра множимого, вторые входы элементов И второй группы соединены со сдвигом влево на один разр д с пр мыми выходами разр дов регистра множимого, выходы элементов И первой, второй и .третьей групп соединены с входами соответствующих элементов ИЛИ группы выходы которых соединены с входами соответствуюш 1х разр дов первого вхо да сумматора, первый и второй выходы .сумматора соединены с входами регист , ра поразр дных сумм и регистра пораз р дных переносовсоответственно, выходы которых соединены соответственно с вторым и третьим входами суммаТора , установочньй вход триггера запоминани  единицы дополнительного кода и вторые входы элементов И второй группы соединены с четвертым выходом дешифратора цифр множител , выход триггера запоминани  единицы дополнительного кода соединен с младшим разр дом первого входа дополнительного сумматора, выход младшего разр да регистра поразр дных переносов соединен со старшим разр дом первого входа дополнительного сумматора, выход младшего разр да поразр дных переносов соединен со старшим разр дом первого входа дополнительного сумматора, разр ды второго входа дополнительного сумматора соединены с выходами дополнительных разр дов регистра поразр дных сумм, входы которых соединены с выходами разр дов дополнительного сумматора, выход переноса дополнительного сумматора через триггер запоминани  переноса соединен с третьим входом дополнительного сумматора РЗНедостатком данного устройства  вл етс  большой объем оборудовани . Цель изобретени  - упрощение устройства . Поставленна  цель достигаетс  тем, что в устройстве дл  умножени  двоичных чисел в дополнительных кодах , содержащем регистр множимого, сдвиговый регистр множител , трехвходовой сумматор, регистр поразр дных сумм, дешифратор цифр множител , первьй и второй триггеры, первую, вторую и третью группы элементов И, группу элементов ИЛИ, причем выходы первого и второго разр дов сдвигового регистра множител  соединены с первым и вторым входами дешифратора цифр множител , первьй, второй и третий выходы которого соединены с первыми входами элементов И первой, второй и третьей групп соответственно , четвертый выход дешифратора цифр множител  через первый триггер соединен с третьим входом дешифратора цифр множител , вторые входы элементов И первой группы соединены соответственно с пр мыми выходами регистра множимого, вторые входы элементов И второй группы соединены соответственно с пр мыми выходами регистра множимого со сдвигом на один разр д влево, вторые входы элементов И третьей группы соединены соответственно с инверсными выходами регистра множимого, выходы элер ентов И первой,

jBTopOH и третьей групп соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с соответствующими входными разр дами первого входа сумматора, первый вькод которого- соединен с разр дными входами регистра поразр дных сумм, выход регистра поразр дных сумм соединен с соответствующими разр дами второго входа сумматора со сдвигом вправо на два разр да, п тый выход дешифратора цифр множител  через второй триггер соединен с четвертым входом дешифратора цифр множител , выход нулевого разр да сдвигового регистра множител  соединен с п тьй1 Входом дешифратора цифр множител , третий выход которого соединен с третьим входом сумматора, выходы двух первых младших разр дов сумматора соединены соответственно с входами первого и второго знаковых разр дов сдвигового регистра множител , выход второго триггера соединен, с входом установки в ноль первого триггера .

Функциональна  схема устройства Дл .умножени  двоичных чисел в дополнительных кодах представлена на чертеже.

Устройство содержит регистр 1 множимого, сдвиговый регистр 2 множител , трехвходовой. сумматор 3, регистр 4 поразр дных сумм, дешифратор 5 цифр множител , триггеры 6 и 7, первую, вторую и третью группы элементов И 8-10 и группу элементов . ИЛИ It, причем выходы первого и втор го разр дов сдвигового регистра 2 множител  соединены с первым и вторым входами дешифратора 5 цифр множител , nepBbrfi, второй и третий выходы которого соединены с первыми входами элементов И 8-10 групп соответственно , четвертый выход 12, дешифратора 5 цифр множител  через триггер 6 соединен с третьим входом дешифратора 5 цифр множител , вторые входы элементов И 8 групп соединены соответственно с пр мыми выходами регистра 1 множимого, вторые входы элементов И 9 группы соединены соот:ветственно с пр мыми вькодами регистра 1 множимого со СДВИГОМ на один разр д влево, вторые входы элементов И 10 группы соединены соответственно с инверсными выходами регистра 1 множимого , выходы элементов И 8-10 груп соединены с соответствующими входами

элементов ИЛИ 11 группы, выходы котоpbtx соединены с соответствующими входными разр дами первого входа сумматора 3, первый выход которого соединен соответственно с разр дными входами регистра 4 поразр дных сумм, выход регистра 4 поразр дных сумм соединен с соответствующими разр дами второго входа сумматора 3 со сдвигом вправо на два разр да, п тый выход дешифратора 5 цифр множител  через триггер 7 соединен с четвертым входом дешифратора 5 цифр множител , выход нулевого разр да сдвигового регистра 2 множител  соединен с п тым входом дешифратора 5 цифр множител , третий выход которого соединен с третьим входом сумматора 3, выходы двух первых младших разр дов сумматора 3 соединены соответственно с входами первого и второго знаковых разр дов сдвигового регистра 2 множител , выход триггера 7 соединен с входом установки в ноль триггера 6,

Устройство работает следующим образом .

Перед выполнением умножител  в регистре 1 множимого хранитс  множимое , представленное в дополнительном коде с h-разр дной мантиссой и одним знаковым разр дом, а в сдвиговом регистре 2 множител  хранитс  п младших разр дов множител , представленного в дополнительном коде с 2празр дной мантиссой и двум  знаковыми разр дами. Регистр 4 поразр дных сумм обнулен.

В каждом такте умножени  в дешифраторе 5 анализируютс  первьгй и второй младшие разр ды регистра 2 и значение триггера 7, которое в исходном положении равно нулю. При нулевых значени х второго разр да регистра 2 и триггера 7 и единичном значении первого разр да регистра 2, а также при единичном значении триггера 7 и нулевых значени х первого и второго разр дов регистра 2 дешифратора 5 формирует управл ющий сигнал на выходе 13 и нулевое значение на вход триггера 7. При единичных значени х первого.и второго разр дов регистра 2 и нулевом значрнии триггера 7, а такде при нулевом значении первого разр да регистра 2 и единичных значени х второго разр да регистра 2 и триггера 7 дешифратор 5 формирует управл ющий сигнал на выходе 14 и единичное значение на вход 51 триггера 7, При единичном значении второго разр да регистра 2 и нулевых значени х первого разр да регистра 2 и триггера 7, а также при единичных значени х первого разр да регист ра 2 и триггера 7 и нулевом значении второго разр /,а регистра 2 дешиф ратор 5 формирует управл ющий сигнал на выходе 15 и нулевое значение на вход триггера 7. При нулевых значени х первого и второго разр дов регистра 2 и триггера 7 дешифратор 5 формирует нулевое значение на вход триггера 7. При единичных значени х первого и второго разр дов регистра 2 и триггера 7 дешифратор 5 формирует единичное значение на вход триггера 7. При сформированном управл ющем сигнале на выходе 13 дешифратора 5 разрешаетс  прохождение пр мого значени  множимого на вход сумматора 3. При сформированном управл ющем сигнале на выходе 14 дешифратора 5 разрешаетс  прохождение инверсного значени  множимйго на вход сумматора 3, одновременно единичное значение поступает на вход переноса младшего разр да сумматора 3. При сформирован ном управл ющем сигнале на выходе 15 дешифратора 5 разрешаетс  прохождение пр мого значени  множимого на вход сумматора 3 со сдвигом на один разр д влево. При отсутствии управл ющих сигналов на выходах 13-15 дешифратора 5 на вход сумматора 3 прохождение множимого не разрешаетс , что соответствует подаче на вход сумматора 3 нулевого значени . На другой вход сумматора 3 подаетс  зна чение регистра 4 со сдвигом на два разр да вправо, В сумматоре 3 производитс  поразр дное суммирование преобразованного множимого, содержимого регистра 4, сдвинутого на два разр да вправо, и значени , сформиро ванного дешифратором 5 и поданного на вход переноса младшего разр да сумматора 3. В результате суммировани  на выходе сумматора 3 в каждом 86 разр де формируетс  значение суммы с учетом сквозного переноса, которое к началу второго такта записываетс  поразр дно в регистр 4. Значение регистра 2 сдвигаетс  на два разр да вправо, так что значение третьего разр да передаетс  на второй разр д и т.д. Значение первого и второго разр дов регистра 4 заноситс  соответственно в h-и и ( п - 1)-й разр ды регистра 2. В триггер 7 заноситс  значение, сформированное дешифратором 5. Во втором такте цикл формировани  промежуточного результата повтор етс . Количество однотипных тактов формировани  промежуточных результаTOB-i- 1- . в i. 1)-м такте п -и разр д регистра 2 переписываетс  в нулевой разр д регистра 2. Значение триггера 7 передаетс  на вход триггера 6. Во все разр ды регистра 2 из внешнего устройства заноситс  старша  часть мантиссы (п разр р дов) и знак (два разр да) множител . в следуюп1их тактах происходит формирование промежуточных результатов аналогично первым п - 1 тактам, но в дешифраторе 5 вместо значений первого и второго разр дов регистра 2 анализируютс  значени  нулевого и первого разр дов регистра 2 соответственно, вместо значени  триггера 7 анализируетс  значение триггера 6, дешифратор 5 формирует значение на вход триггера 6. В результате умножени  произведение формируетс  в регистре 4 (старшие п разр дов и знак) и в регистре 2 (младшие п разр дов). Таким образом, устройство позвол ет умножать п-разр дное множимое (дл  п нечетных) на 2 -разр дный множитель с вычислением 2п-разр дного произведени , использу  при этом уменьшенное по сравнению с известным устройством количество оборудовани .

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДОПОЛНИТЕЛЬНЫХ КОДАХ, содержащее регистр множимого, сдвиговый регистр множителя, трехвходовой сумматор, регистр поразрядных сумм, дешифратор цифр множителя, первый и второй триггеры,'первую, вторую и третью группы элементов И, группу элементов ИЛИ, причем выходы первого и второго разрядов сдвигового регистра множителя соединены с первым и вторым входами дешифратора цифр множителя, первый, второй и третий выходы которого соединены с первыми входами элементов И первой, второй и третьей групп соответственно, четвертый выход дешифратора цифр множителя через первый триггер соединен с третьим входом дешифратора цифр множителя, вторые входы элементов if первой группы соединены соответственно с прямыми выходами регист ра множимого, вторые входы элементов И второй группы соединены соответственно с прямыми выходами регистра множимого со сдвигом на один разряд влево, вторые входы, элементов И третьей группы соединены соответственно с инверсными выходами регистра множимого, выходы элементов И первой, второй и третьей групп соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с соответствующими входными разрядами первого входа сумматора, первый выход которого соединен с разрядными входами регистра поразрядных сумм, выход регистра поразрядных сумм соединен с соответствующими разрядами второго входа сумматора со сдвигом вправо на два разряда, отличающееся тем, что, с целью упрощения устройства, пятый выход дешифратора цифр множителя через второй триггер соединен с четвертым входом дешифратора цифр множителя, выход нулевого разряда сдвигового регистра множителя соединен с пятым входом дешифратора цифр множителя, третий выход которого соединен с третьим входом сумматора, выходы двух первых младших разрядов сумматора соединены соответственно с входами первого и второго знаковых разрядов сдвигового регистра множителя, выход второго триггера соединен с входом установки в ноль первого триггера.

   SU п, 1119008

   1 11