SU970356A1 - Устройство дл делени чисел - Google Patents

Устройство дл делени чисел Download PDF

Info

Publication number
SU970356A1
SU970356A1 SU813276774A SU3276774A SU970356A1 SU 970356 A1 SU970356 A1 SU 970356A1 SU 813276774 A SU813276774 A SU 813276774A SU 3276774 A SU3276774 A SU 3276774A SU 970356 A1 SU970356 A1 SU 970356A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
register
output
adder
bit
Prior art date
Application number
SU813276774A
Other languages
English (en)
Inventor
Виктор Иванович Корнейчук
Владимир Петрович Тарасенко
Ярослав Иванович Торошанко
Тин Нгия Фам
Original Assignee
Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Революции
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Революции filed Critical Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Революции
Priority to SU813276774A priority Critical patent/SU970356A1/ru
Application granted granted Critical
Publication of SU970356A1 publication Critical patent/SU970356A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ
1
Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровых вычислительных машин последовательного действи .
Известно устройство дл  делени  последовательного типа, схема которого содержит сдвиговые регистры, схему округлени , схему определени  знака, сумматор, логические элементы, триггеры 1.
Недостатком работы такого устройства  вл етс  то, что оно не позвол ет в полной мере использовать в нем динамические регистры с большой степенью интеграции и требует больших аппаратурных затрат.
Наиболее близким к предлагаемому по технической суш,ности  вл етс  устройство дл  делени  чисел последовательного действи , содержаш.ее регистры делител , делимого и частного, одноразр дный сумматор
последовательного действи , триггер, сумматор по МОДУЛЮ два, логические элементы И и И-ИЛИ. В таком устройстве в каждом цикле определ етс  одна цифра частного, котора  записываетс  в регистр частного. Цикл схемы устройства составл ет п+1
такт (п - разр дность мантиссы операндов ) 2.
Недостатками известного устройства  вл ютс  невысокое быстродействие и большие аппаратурные затраты, св занные с увеличенной длиной регистров делимого, делител  и частного, не соответствующей разр дности обрабатываемых чисел.
Цель изобретени  - повышение быстродействи  и сокращение аппаратурных затрат .
Поставленна  цель достигаетс  тем, что устройство дл  делени  чисел, содержащее регистры делител , делимого и частного, первый сумматор по модулю два, одноразр дный сумматор, элемент И, одноразр дные регистры, элементы И-ИЛИ и триггер управлени , причем вход и выход регистра делител  объединены и подключены к первому входу первого сумматора по модулю два, выход которого подключен к первому входу одноразр дного сумматора, выход суммы которого соединен с входом регистра делимого, выход которого соединен с первым входом элемента И, выход которого подключен к входу первого одноразр дного регистра , выход которого подключен к второму входу одноразр дного сумматора, выход переноса которого подключен к входу второго одноразр дного регистра., выход которого соединен с первым информационным входом первого элемента И-ИЛИ, выход которого подключен к третьему входу одноразр дного сумматора, второй вход первого сумматора по модулю два и второй информационный вход первого элемента И-ИЛИ соединены с инверсным выходом триггера управлени , С-вход которого соединен с управл ющими входами первого элемента И-ИЛИ и с первой тактовой шиной устройства, второй вход элемента И соединен с второй тактовой шиной устройства, выход регистра частного соединен с первым информационным входом второго элемента И-ИЛИ, выход которого соединен с входом третьего одноразр дного регистра, выход которого соединен с входом регистра частного , содержит второй сумматор по модулю два, и четвертый одноразр дный регистр, причем выход регистра делимого подключен к первому входу второго сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера управлени , D-вход которого соединен с выходом четвертого одноразр дного регистра, вход которого соединен с вторым информационным входом ,второго элемента И-ИЛИ и с выходом второго сумматора по модулю два, третий вход которого соединен с выходом переноса одноразр дного сумматора, управл юшие входы второго элемента И-ИЛИ соединены с второй тактовой шиной устройства.
На чертеже приведена функциональна  схема устройства.
Устройство содержит п-разр дный (п - разр дность мантиссы) регистр 1 делител , вход и выход которого объединены и через сумматор 2 по модулю два соединены с входом одноразр дного сумматора 3, п-разр дные регистры делимого 4 и частного 5, СДтриггер 6 управлени , первый 7, второй 8, третий 9 и четвертый 10 одноразр дные регистры , второй сумматор 11 по модулю два, первый 12, второй 13 элементы И-ИЛИ и элемент И 14. Вход регистра 5 соединен со своим выходом через последовательно соединенные регистр 9, второй инверсный вход которого соединен с выходом второго сумматора по модулю два и входом четвертого одноразр дного регистра 10, выход которого подключен к D-входу триггера 6, инверсный выход которого св зан с вторым входом второго сумматора 11 по модулю два, вторым входом первого сумматора 2 по модулю два и вторым входом первого элемента И-ИЛИ 12, выход которого соединен с входом переноса одноразр дного сумматора 3, выход суммы которого подключен к входу регистра 4, выход которого соединен с первым входом сумматора 11 и через последовательно соединенные элемент И 14 и первый одноразр дный регистр 7 подключен к входу сумматора 3, выход переноса которого св зан с третьим входом сумматора 11 и с входом второго одноразр дного регистра 8, выход которого подключен к первому входу первого элемента И-ИЛИ 12. С-вход триггера 6 и управл ющие первого элемента И-ИЛИ 12 св заны с первой тактовой шиной 15, инверсный вход элемента И 14 и управл юшие второго элемента И-ИЛИ 13 соединены с второй тактовой шиной 16.
Устройство позвол ет вычисл ть п+1 разр дов мантиссы частного (без знака). В исходном состо нии в регистре 4 записан пр мой код делимого, в регистре 1 - пр мой код делител . Триггер 6 находитс  в Нулевом состо нии.
Деление осуществл етс  за п+1 цикл. При этом в первых п циклах определ ютс  п старших разр дов частного, в п+ 1-м цикле определ етс  младша  цифра частного, используема  дл -округлени . Цикл работы схемы устройства соответствует разр дности операндов и равен п тактов. В основу алгоритма делени  положен метод делени  без восстановлени  остатка.
Рассмотрим работу устройства в i-м цикле делени . В начале каждого i-ro цикла (такт II) в регистре 4 находитс  i-1-й остаток , в i-2-x .младших разр дах регистра 5 наход тс  i-2 старших цифр частного, в одноразр дном регистре 9 находитс  n-i + + 2   цифра частного. На триггер 6 записан знак i-1-го остатка и сохран етс  в течение всего i-ro цикла.

Claims (2)

  1. Формирование i-ro остатка осуществл етс  следуюш,им образом. В зависимости от знака предыдущего i-1-го остатка на один из входов сумматора 3 подаетс  пр мой или дополнительный код делител . При единичном состо нии триггера 6 через сумматор 2 по модулю два будет выдан пр мой код делител , при нулевом - обратный код. Дополнительный код делител  формируетс  подачей на вход переноса сумматора 3 через элемент И-ИЛИ 12 единицы младшего разр да в такте II. Сдвинутый по отношению к делителю на один разр д влево i-1-й остаток нодаетс  на второй вход сумматора. Такое подключение регистра 1 к сумматору 3, а также коммутаци  цепей циркул ции регистра 4 через одноразр дный динамический регистр 7 и сумматор 3 обеспечивает совмещение в одном цикле микрооперации сдвига влево i-1-го остатка, преобразование в дополнительный код делител  и суммирование их с записью результата, т. е. i-ro остатка , в регистр 4. В такте Т выдача кода из регистра 4 блокируетс  элементом И 14. Знак i-ro остатка формируетс  как сумма по модулю два переноса из п-го разр да при определении i-ro остатка, обратного кода знака i-1-го остатка З., и значени  п-го разр да i-1-го остатка , который в п-м такте i-ro цикла будет находитьс  на выходе первого разр да регистра 4. Таким образом, логическое выражение дл  определени  знака i-ro остатка будет иметь вид: + 3%- + Знак i-ro остатка формируетс  сумматором 11 по модулю два и записываетс  в такте Т следующего (i + 1)-го цикла на триггер 6. Задержка записей знака на один такт осуществл етс  одноразр дным динамическим регистром 10. Знак i-ro остатка определ етс  n-i+1-й цифрой частного. Запись n-i + 1-й цифры частного в одноразр дном регистре 9 осуществл етс  в такте Тп с выхода сумматора 11 через инверсный вход элемента И- ИЛИ 13. Коммутаци  цепей циркул ции регистра 5 через дополнительный одноразр дный регистр 9 обеспечивает сдвиг кода частного в каждом цикле на один разр д влево. Таким образом, после выполнени  i-ro цикла в регистре 4 будет находитьс  i-й остаток, Б одноразр дном регистре 10 - знак i-ro остатка, в регистре 9 - п-i + + 1-Я цифра частного. После выполнени  п+ 1-го цикла в регистре 5 находитс  п-  цифра частного, на инверсном выходе триггера б или в регистре 9 будет сформирована младша  дополнительна  цифра частного, котора  используетс  дл  округлени  результата. Округление результата можно производить на сумматоре 3 за один цикл, который можно совмещать с циклом выдачи. Знак результата можно формировать с помощью Т-триггера в цикле приема операндов. Известное устройство и предлагаемое содержит равное количество логических элементов И и ИЛИ, сумматор по модулю два. В устройстве-прототипе используетс  три динамических регистра с разр дностью п+1, в предлагаемом - три динамических регистра с разр дностью п. Таким образом, выигрыщ в оборудовании по сравнению с устройством-прототипом составл ет величину 3LP, где LP - сложность одного разр да динамического регистра. Деление в устройстве-прототипе осуществл етс  за (п+1). тактов. В предлагаемом устройстве частное формируетс  за п(п+ 1 ) тактов. Таким образом, врем  выполнени  операции делени  в предлагаемом устройстве уменьщаетс  на один цикл. Формула изобретени  Устройство дл  делени  чисел, содержащее регистры делител , делимого и частного , первый сумматор по модулю дра, одноразр дный сумматор, элемент И, одноразр дные регистры, элементы И-ИЛИ и триггер управлени , причем вход и выход регистра делител  объединены и подключены к первому входу первого сумматора по модулю два, выход которого подключен к первому входу одноразр дного сумматора, выход суммы которого соединен с входом регистра делимого , выход которого соединен с первым входом элемента И, выход которого подключен к входу первого одноразр дного регистра , выход которого подключен к второму входу одноразр дного сумматора, выход переноса которого подключен к входу второго одноразр дного регистра, выход которого соединен с первым информационным входом первого элемента И-ИЛИ, выход которого подключен к третьему входу одноразр дного сумматора, второй вход первого сумматора по модулю два и второй информационный вход первого элемента И-ИЛИ соединены с инверсным выходом триггера управлени , С-вход которого соединен с управл ющими входами первого элемента И-ИЛИ и с первой тактовой щиной устройства, второй вход элемента И соединен с второй тактовой щиной устройства , выход регистра частного соединен с первым информационным входом второго элемента И-ИЛИ, выход которого соединен с входом третьего одноразр дного регистра, выход которого соединен с входом регистра частного, отличающеес  тем, что, с целью увеличени  быстродействи  и сокращени  аппаратурных затрат, оно содержит второй сумматор по модулю два и четвертый одноразр дный регистр, причем выход регистра делимого подключен к первому входу второго сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера управлени , D-вход которого соединен с выходом четвертого одноразр дного регистра, вход которого соединен с вторым информационным входом второго элемента И-ИЛИ и с выходом второго сумматора по модулю два, третий вход которого соединен с выходом переноса одноразр дного сумматора , управл ющие входы второго элемента И-ИЛИ соединены с второй тактовой щиной устройства. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3816733, кл. 235-164, 1975.
  2. 2.Авторское свидетельство № СССР по за вке № 2942869/24, кл. G 06 F 7/54, 1980 (прототип). HII
SU813276774A 1981-04-20 1981-04-20 Устройство дл делени чисел SU970356A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813276774A SU970356A1 (ru) 1981-04-20 1981-04-20 Устройство дл делени чисел

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813276774A SU970356A1 (ru) 1981-04-20 1981-04-20 Устройство дл делени чисел

Publications (1)

Publication Number Publication Date
SU970356A1 true SU970356A1 (ru) 1982-10-30

Family

ID=20953807

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813276774A SU970356A1 (ru) 1981-04-20 1981-04-20 Устройство дл делени чисел

Country Status (1)

Country Link
SU (1) SU970356A1 (ru)

Similar Documents

Publication Publication Date Title
US6230179B1 (en) Finite field multiplier with intrinsic modular reduction
US3691359A (en) Asynchronous binary multiplier employing carry-save addition
US3515344A (en) Apparatus for accumulating the sum of a plurality of operands
US4320464A (en) Binary divider with carry-save adders
KR840006089A (ko) 조합 프로세서
US6009450A (en) Finite field inverse circuit
US5426600A (en) Double precision division circuit and method for digital signal processor
Gosling Design of arithmetic units for digital computers
KR100308726B1 (ko) 고속 산술 장치에서 올림수 예견가산기 스테이지의 수를 감소시키는 장치 및 방법
US3340388A (en) Latched carry save adder circuit for multipliers
JP3256251B2 (ja) 乗算器
SU970356A1 (ru) Устройство дл делени чисел
CN115796197A (zh) 一种基于对数的频率和精度可重构的近似浮点乘法器
US3417236A (en) Parallel binary adder utilizing cyclic control signals
US3798434A (en) Electronic device for quintupling a binary-coded decimal number
US5978826A (en) Adder with even/odd 1-bit adder cells
SU907544A1 (ru) Устройство дл делени чисел
JPH0869372A (ja) 2進乗算器
SU817702A1 (ru) Устройство дл умножени чисел
SU1119006A1 (ru) Устройство дл делени чисел
SU813420A1 (ru) Устройство дл умножени двоичныхчиСЕл B дОпОлНиТЕльНыХ КОдАХ
SU603989A1 (ru) Устройство дл умножени
SU840890A1 (ru) Устройство дл сравнени чисел
SU1030798A1 (ru) Устройство дл выравнивани пор дков чисел
SU920713A1 (ru) Устройство дл умножени чисел