JP3256251B2

JP3256251B2 - 乗算器

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Publication number: JP3256251B2
Application number: JP32320591A
Authority: JP
Inventors: 幸弘吉田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-12-06
Filing date: 1991-12-06
Publication date: 2002-02-12
Anticipated expiration: 2017-02-12
Also published as: JPH05158659A; US5289399A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理や通信の信号
処理及びレ−ザプリンタのフォント加工等に用いること
ができる乗算器に関する。

【０００２】

【従来の技術】一般に、乗算器は計算機の算術論理演算
器の１種類であり、乗算を専用に行う回路をいう。ここ
で、乗算とは被乗数と乗数の一部分（１または複数ビッ
ト）の積として得られる部分積の形成及びこれら形成さ
れた部分積の加算を称する。

【０００３】乗算は、最近の計算機では標準機能として
組み込まれており、演算性能を向上させるために種々の
方法によって高速化が実現されている。

【０００４】上記高速化の方法としては、部分積の生成
機構の数を減少させかつ個々の機構を単純な構成にした
ブ−スの方法や、部分積の加算を可能な限り並列化して
加算時間を縮小したウォリスのトリ−による方法が知ら
れている。

【０００５】更に、超大規模集積回路（ＶＬＳＩ）に適
用される方法として、基本回路を規則的２次元アレイ状
に配列して構成した方法があり、この方法を利用した乗
算器としてはアレイ乗算器が知られている。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の乗算方法では、理論的に時間的余裕度を作り出
して、高速で乗算を安定して行うことができないという
問題点があった。

【０００７】

【０００８】本発明は、上述した従来の乗算方法におけ
る問題点に鑑み、高速で乗算を安定して行うことができ
る乗算器を提供する。

【０００９】

【課題を解決するための手段】本発明の乗算器は、記憶
されているデータをシフトして当該シフトされたデータ
を出力するレジスタ変換手段と、第１データを４値論理
に対応したデータ単位で出力する複数の第１データ出力
手段と、前記レジスタ変換手段及び前記第１データ出力
手段に接続されており、該レジスタ変換手段からの出力
及び該第１データ出力手段からの出力を前記４値論理に
対応したデータ単位で乗算する複数の乗算手段と、第２
データを前記４値論理に対応したデータ単位で出力する
複数の第２データ出力手段と、前記乗算手段に接続され
ており、該乗算手段からの出力、前記第２データ出力手
段からの出力、並びに特定の入力を前記４値論理に対応
したデータ単位で加算して隣接して配置された他の該第
２データ出力手段に出力する複数の加算手段であって、
前記特定の入力は、それぞれ、下位の加算手段からのキ
ャリー出力である複数の加算手段とを備えており、前記
複数の加算手段のうち最端に配置された該加算手段は、
前記乗算手段からの出力及び前記特定の入力を加算して
隣接して配置された前記第２データ出力手段に出力し、
前記複数の加算手段のうち他方の最端に配置された該加
算手段より乗算結果が出力されることを特徴とするもの
である。

【００１０】

【００１１】

【００１２】

【作用】本発明の乗算器では、レジスタ変換手段は記憶
されているデータをシフトしてシフトしたデータを出力
し、複数の第１データ出力手段は第１データを４値論理
に対応したデータ単位で出力し、複数の乗算手段はレジ
スタ変換手段及び第１データ出力手段に接続されてお
り、レジスタ変換手段からの出力及び第１データ出力手
段からの出力を４値論理に対応したデータ単位で乗算
し、複数の第２データ出力手段は第２データを４値論理
に対応したデータ単位で出力し、複数の加算手段は乗算
手段に接続されており、乗算手段からの出力、第２デー
タ出力手段からの出力、並びに特定の入力（それぞれ、
下位の加算手段からのキャリー出力）を４値論理に対応
したデータ単位で加算して隣接して配置された他の第２
データ出力手段に出力し，複数の加算手段のうち最端に
配置された加算手段は、乗算手段からの出力及び特定の
入力を加算して隣接して配置された第２データ出力手段
に出力し、複数の加算手段のうち他方の最端に配置され
た加算手段より乗算結果を出力する。

【００１３】

【００１４】

【実施例】以下、図面を参照して本発明の乗算器の実施
例を詳述する。

【００１５】図1は、本発明に関連する２ビット並列直
列型乗算器（以下、乗算器と称する）の構成を示すブロ
ック図である。

【００１６】図１の乗算器は、Ｘレジスタ11、Ｙレジス
タ12、Ｙレジスタ12に接続されたＡＮＤ回路素子13を含
むレジスタ手段であるレジスタ回路ＲＣ、Ｘレジスタ11
及びＹレジスタ12に接続された乗算手段である乗算回路
14、乗算回路14に接続された加算手段である加算回路1
5、加算回路15に接続された第１レジスタであるＷレジ
スタ16、Ｗレジスタ16に接続された第１シフト手段であ
るＡＮＤ回路素子17、Ｗレジスタ16に接続された第２シ
フト手段であるＡＮＤ回路素子18、ＡＮＤ回路素子18に
接続された第２レジスタであるＷ´レジスタ19、Ｗ´レ
ジスタ19に接続された第３シフト手段であるＡＮＤ回路
素子20によって構成されている。

【００１７】次に、図１の乗算器の動作を説明する。

【００１８】図１の構成では、２ビット並列に乗算と加
算が時間ｔ_2i-1（ｉ＝１，２，３……，ｎ）毎に行なわ
れるので、時間ｔ_2iにおいては、時間的余裕度φを作り
出すことができる。即ち、２φに１回だけ乗算と加算を
実行すればよい。

【００１９】直列型乗算を高速で実行するとき、乗算時
間が変ることなく安定な乗算が可能になる。Ｙレジスタ
12の各ビットは、Ｘレジスタ11の内容と乗算される間、
常に保持されており、乗算回路14によってＸレジスタ11
の内容とＹレジスタ12の内容が乗算された結果は、加算
回路15を介してＷレジスタ16に入力される。

【００２０】２ビット並列で行なわれる乗算と加算が終
了する毎に、Ｙレジスタ12は、ＡＮＤ回路素子13に入力
される右シフト命令によって２ビット右シフトされて、
同時にＷレジスタ16は、ＡＮＤ回路素子17に入力される
右シフト命令により、また、Ｗ´レジスタ19はＡＮＤ回
路素子20に入力される右シフト命令によってそれぞれ１
ビットシフトされる。

【００２１】上述のした動作が、ｎ回行なわれて、Ｘレ
ジスタ11の内容とＹレジスタ12の内容とが乗算された結
果は、Ｗレジスタ16とＷ´レジスタ19に格納されて、一
連の乗算が完了する。

【００２２】図２は、本発明に関連する完全２ビット並
列直列型乗算器（以下、乗算器と称する）の構成を示す
ブロック図である。

【００２３】図２の乗算器は、図１の乗算器とレジスタ
回路の構成が異なり、他の構成は基本的に同じである。

【００２４】図２の乗算器は、Ｘレジスタ21、Ｘレジス
タ21に接続されたＡＮＤ回路素子22，23、ＡＮＤ回路素
子22に接続されたＯＲ回路素子24、ＡＮＤ回路素子23に
接続されたＯＲ回路素子25、ＯＲ回路素子24に接続され
たＡＮＤ回路素子26、ＯＲ回路素子25に接続されたＡＮ
Ｄ回路素子27、ＯＲ回路素子24に接続されたＸＯレジス
タ28、ＯＲ回路素子25に接続されたＸＥレジスタ29、Ｙ
レジスタ30、Ｙレジスタ30に接続されたＡＮＤ回路素子
31，32、ＡＮＤ回路素子31に接続されたＯＲ回路素子3
3、ＡＮＤ回路素子32に接続されたＯＲ回路素子34、Ｏ
Ｒ回路素子33に接続されたＡＮＤ回路素子35、ＯＲ回路
素子34に接続されたＡＮＤ回路素子36、ＯＲ回路素子33
に接続されたＹＯレジスタ37、ＯＲ回路素子34に接続さ
れたＹＥレジスタ38、上記ＸＯレジスタ28、ＸＥレジス
タ29、ＹＯレジスタ37、及びＹＥレジスタ38に接続され
た乗算回路39、乗算回路39に接続された加算回路40、加
算回路40に接続されたＷレジスタ41、Ｗレジスタ41に接
続されたＡＮＤ回路素子42，43、ＡＮＤ回路素子43に接
続されたＷ´レジスタ44、Ｗ´レジスタ44に接続された
ＡＮＤ回路素子45によって構成されている。

【００２５】次に、図２の乗算器の動作を説明する。

【００２６】２ｎビットからなるＸレジスタ21は、奇数
ビット、偶数ビットのｎビットからなる２つのレジス
タ、即ち、ＸＯレジスタ28、ＸＥレジスタ29に分離され
る。また、Ｙレジスタ30も同様に奇数ビット、偶数ビッ
トのｎビットからなる２つのレジスタ、即ち、ＹＯレジ
スタ37、ＹＥレジスタ38に分離される。

【００２７】そして、ＸＯレジスタ28、ＸＥレジスタ29
のシリアル出力Ｘ₁、Ｘ₂、及びＹＯレジスタ37、ＹＥ
レジスタ38のシリアル出力Ｙ₁，Ｙ₂は、乗算回路39に
入力される。

【００２８】ＹＯレジスタ37、ＹＥレジスタ38の各ビッ
トは、ＸＯレジスタ28、ＸＥレジスタ29の内容と乗算さ
れる間、常に保持されており、レジスタ28、ＸＥレジス
タ29の内容とＹＯレジスタ37、ＹＥレジスタ38の内容と
が乗算された結果は、Ｗレジスタ41に入力される。完全
２ビット並列で行なわれる乗算と加算が終了する毎に、
ＹＯレジスタ37、ＹＥレジスタ38は、右シフト命令によ
って１ビット右シフトされて、同時にＷレジスタ41、Ｗ
´レジスタ44もＡＮＤ回路素子42，45にそれぞれ入力さ
れる右シフト命令によって１ビットシフトされる。

【００２９】このようなことがｎ回行なわれて、Ｘレジ
スタ21の内容とＹレジスタ30の内容とが乗算された結果
は、Ｗレジスタ41とＷ´レジスタ44に格納されて、一連
の乗算が完了する。

【００３０】図２の乗算器は、図１の乗算器と同じよう
な直列型乗算器であるが、図１の乗算器の１語長は２ｎ
ビットなので乗算に要する時間が掛かるのに対して、図
２の乗算器では、１語長はｎビットにできるので乗算に
要する時間が1/2 に短縮できる。

【００３１】図３は、本発明の乗算器の実施例である２
ビット単位全ビット並列型乗算器（以下、乗算器と称す
る）の構成を示すブロック図である。

【００３２】図３の乗算器は、Ｙレジスタ46、Ｙレジス
タ46に接続されたＡＮＤ回路素子47,48、ＡＮＤ回路素
子47に接続されたＯＲ回路素子49、ＡＮＤ回路素子48に
接続されたＯＲ回路素子50、ＯＲ回路素子49に接続され
たＡＮＤ回路素子51、ＯＲ回路素子50に接続されたＡＮ
Ｄ回路素子52、ＯＲ回路素子49に接続されたＹＯレジス
タ51、ＯＲ回路素子50に接続されたＹＥレジスタ52を含
むレジスタ変換手段であるレジスタ回路ＲＣ、第１デ−
タであるＸ1 〜Ｘ2nを所定の方法に基づいて出力する複
数の第１デ−タ出力手段であるＸ1 ビット回路Ｘ1 〜Ｘ
2nビット回路Ｘ2n、レジスタ回路ＲＣ及びＸ1 ビット回
路Ｘ1 〜Ｘ2nビット回路Ｘ2nに接続されておりレジスタ
回路ＲＣからの出力及びＸ1 ビット回路Ｘ1 〜Ｘ2nビッ
ト回路Ｘ2nからの出力を乗算する複数の乗算手段である
乗算回路Ｍ1 〜Ｍn 、第２デ−タであるＷ1 〜Ｗ2nを所
定の方法に基づいて出力する複数の第２デ−タ出力手段
であるＷ1 ビット回路Ｗ1 〜Ｗ2nビット回路Ｗ2n、乗算
回路Ｍ1 〜Ｍn に接続されており乗算回路Ｍ1 〜Ｍn か
らの出力、Ｗ3 ビット回路Ｗ3 〜Ｗ2nビット回路Ｗ2nか
らの出力、並びに特定の入力であるＣ´1 〜Ｃ´n-1
（下位の加算回路Ａ1〜Ａｎ−1からのキャリー出力）
を加算して隣接して配置された他の第２デ−タ出力手段
であるＷ1 ビット回路Ｗ1 〜Ｗ2nビット回路Ｗ2nに出力
する複数の加算手段である加算回路Ａ1 〜Ａn によって
構成されている。この乗算器よりの乗算結果出力は、Ｗ
1 ビット回路Ｗ1及びＷ2ビット回路Ｗ2より出力される
ものである。

【００３３】次に、上記各構成部分を説明する。

【００３４】Ｙレジスタ46、Ｙレジスタ46に接続された
ＡＮＤ回路素子47，48、ＡＮＤ回路素子47に接続された
ＯＲ回路素子49、ＡＮＤ回路素子48に接続されたＯＲ回
路素子50、ＯＲ回路素子49に接続されたＡＮＤ回路素子
51、ＯＲ回路素子50に接続されたＡＮＤ回路素子52、Ｏ
Ｒ回路素子49に接続されたＹＯレジスタ51、ＯＲ回路素
子50に接続されたＹＥレジスタ52、Ｘ₁ビット回路
Ｘ₁、Ｘ₂ビット回路Ｘ₂、ＹＯレジスタ51及びＹＥレ
ジスタ52に接続された乗算回路Ｍ₁、Ｘ₃ビット回路Ｘ
₃、Ｘ₄ビット回路Ｘ₄、ＹＯレジスタ51、ＹＥレジス
タ52、及び乗算回路Ｍ₁に接続された乗算回路Ｍ₂、Ｘ
₅ビット回路Ｘ₅、Ｘ₆ビット回路Ｘ₆、ＹＯレジスタ
51、ＹＥレジスタ52、及び乗算回路Ｍ₂に接続された乗
算回路Ｍ₃、．．、Ｘ_2i-1ビット回路Ｘ_2i-1、Ｘ_2iビッ
ト回路Ｘ_2i、ＹＯレジスタ51、ＹＥレジスタ52、及び乗
算回路Ｍ_i-1に接続された乗算回路Ｍ_i、．．、Ｘ_2n-3
ビット回路Ｘ_2n-3、Ｘ_2n-2ビット回路Ｘ_2n-2、ＹＯレジ
スタ51、ＹＥレジスタ52、及び乗算回路Ｍ_n-2に接続さ
れた乗算回路Ｍ_n-1、Ｘ_2n-1ビット回路Ｘ_2n-1、Ｘ_2nビ
ット回路Ｘ_2n、ＹＯレジスタ51、ＹＥレジスタ52、及び
乗算回路Ｍ_n-1に接続された乗算回路Ｍ_n、Ｗ₁ビット
回路Ｗ₁、Ｗ₂ビット回路Ｗ₂、Ｗ₃ビット回路Ｗ₃、
Ｗ₄ビット回路Ｗ₄、及び乗算回路Ｍ₁に接続された加
算回路Ａ₁、Ｗ₃ビット回路Ｗ₃、Ｗ₄ビット回路
Ｗ₄、Ｗ₅ビット回路Ｗ₅、Ｗ₆ビット回路Ｗ₆、及び
乗算回路Ｍ₂に接続された加算回路Ａ₂、Ｗ₅ビット回
路Ｗ₅、Ｗ₆ビット回路Ｗ₆、Ｗ₇ビット回路Ｗ₇、Ｗ
₈ビット回路Ｗ₈、及び乗算回路Ｍ₃に接続された加算
回路Ａ₃、．．、Ｗ_2iビット回路Ｗ_2i、Ｗ_2i-1ビット回
路Ｗ_2i-1、Ｗ_2i+2ビット回路Ｗ_2i+2、Ｗ_2i+1ビット回路
Ｗ_2i+1、及び乗算回路Ｍ_iに接続された加算回路
Ａ_i、．．、Ｗ_2n-2ビット回路Ｗ_2n-2、Ｗ_2n-3ビット回
路Ｗ_2n-3、Ｗ_2nビット回路Ｗ_2n、Ｗ_2n-1ビット回路Ｗ
_2n-1、及び乗算回路Ｍ_n-1に接続された加算回路
Ａ_n-1、Ｗ_2nビット回路Ｗ_2n、Ｗ_2n-1ビット回路
Ｗ_2n-1、及び乗算回路Ｍ_nに接続された加算回路Ａ_nに
よって構成されている。

【００３５】上述した各ビット回路は、図４に示すよう
に、１ビットの遅延回路であるＤ型フリップフロップ
（以下、Ｄ回路と称する）53、Ｄ回路53に接続されたＯ
Ｒ回路素子54、ＯＲ回路素子54に接続されておりデ−タ
保持命令が入力されるＡＮＤ回路素子55、、ＯＲ回路素
子54に接続されておりシフト命令が入力されるＡＮＤ回
路素子56によって構成されている。

【００３６】次に、図３の乗算器の動作を説明する。

【００３７】図３の乗算器では、４値論理と２値論理の
いずれでも共通に使えるようになっているが、それらを
同時に使うことはないのでいずれかを用いることにな
る。ただし、２値論理と４値論理を組合せることはでき
る。

【００３８】特に、図３の乗算器では、４値論理を用い
る場合は、２値論理に対して、入出力の信号数を半分
（1/2)にすることができる。なお、図３は、２値論理で
示されている。

【００３９】図３の乗算器では、乗数ｎビットと被乗数
ｎビットの乗算は、２ｎビットでその結果を求めること
ができるが、ｎビット以上の乗算は、２ｎビットでは不
足するので、更に、図５に示すように、右へシフトされ
たデータを格納して並列出力することができるレジスタ
を備える必要がある。

【００４０】通常の全ビットバイナリー並列乗算器で
は、ｎビット×ｎビットの乗算を実行するとき、一語長
はｎビットで、乗算結果は２ｎビットになるので、演算
時間は２ｎビットタイムかかることになるのに対して、
図３の乗算器では、一語長がｎビット同志の乗算であっ
ても、演算時間はｎビット・タイムでよく、乗算速度を
２倍にすることができる。このことは、物理的なクロッ
ク周波数を半分にしても、演算速度が変らないことを意
味する。

【００４１】従って、図３の乗算器を用いた並列演算で
は入出力の信号数も多く、４値論理を適用すれば、信号
数を1/2 にできるので大規模集積回路（ＬＳＩ）化にも
有効である。

【００４２】図３の乗算器で用いられた方法を拡張して
考えると、４ビット単位＝２⁴（16値）のときの並列乗
算では、同じｎビット×ｎビットの乗算を実行する場
合、乗算時間が（ｎ／４）ビット・タイム必要であり、
加算時間は（ｎ／４）ビット・タイムになるので、全体
の時間は（ｎ／２）ビット・タイムになる。即ち、乗算
速度を４倍にすることができる。

【００４３】冗長ビットの発生はあるが３ビット単位＝
２³（８値）の並列乗算では、乗算時間が（ｎ／３）ビ
ット・タイム必要であり、加算時間は（ｎ／３）ビット
・タイムになるので、全体の時間は、（２ｎ／３）ビッ
ト・タイムになる。即ち、乗算時間を３倍にすることが
できる。図６に示すように、多値に成れば成る程時間が
短くなり高速化が可能になる。

【００４４】上述した本発明の乗算器によれば、２値論
理でも４値論理でも共通に使えるが、４値論理を用いる
場合は２値論理に対して入出力の信号数を半分（1/2)に
することができる。

【００４５】まず、４値論理を用いる場合には、

【００４６】

【表１】

【００４７】これを表わす論理式は、次式（１）のよう
になる。

【００４８】

【数１】

【００４９】式（１）をロジック回路で表わすと図７の
ようになる。

【００５０】図７でΛはＡＮＤ回路、ＶはＯＲ回路をそ
れぞれ表している。ＡＮＤ回路１０１は、ＡＮＤ回路１
０４による論理積の結果（１，０）と４値のしきい値１
／３とを入力して、それらの論理積（１／３，０）を出
力する。また、ＡＮＤ回路１０２は、ＡＮＤ回路１０５
による論理積の結果（１，０）と４値のしきい値２／３
とを入力して、それらの論理積（２／３，０）を出力す
る。更に、ＯＲ回路１０３は、ＡＮＤ回路１０１による
論理積の結果（１／３，０）と、ＡＮＤ回路１０２によ
る論理積の結果（２／３，０）と、ＡＮＤ回路１０６に
よる論理積の結果（１，０）とを入力して、それらの論
理和である４値信号Ｘ（１，２／３，１／３，０）を出
力する。すなわち、ＯＲ回路１０３の入力は、（１／
３，０，０）、（０，２／３，０）、（０，０，１）、
又は、（０，０，０）の何れかであり、それぞれ、１／
３、２／３、１又は０が、ＯＲ回路１０３より出力され
る。

【００５１】乗算器のロジック回路で使われている
Ｘ₀，Ｘ_1/3，Ｘ_2/3，Ｘ₁，Ｙ₀，Ｙ_1/3，Ｙ_2/3，
Ｙ₁，Ｃ₀，Ｃ_1/3，Ｃ_2/3は、それぞれ等値回路を示
しており、例えば、Ｘ入力が０，1/3 ，2/3 ，１である
ときは、それぞれの入力に対して、その出力が１になる
ような回路である。このことはＹについても同じことで
ある。Ｃについては、０，1/3 ，2/3 の入力があるとき
は、それぞれに対して１を出力する回路である。

【００５２】次に、２値論理を用いる場合には、図８に
おけるＸ₀，Ｘ_1/3，Ｘ_2/3，Ｘ₁、Ｙ₀，Ｙ_1/3，Ｙ
_2/3，Ｙ₁、Ｃ₀，Ｃ_1/3，Ｃ_2/3は、乗算器のロジッ
ク回路で使われているＸ₀，Ｘ_1/3，Ｘ_2/3，Ｘ₁、Ｙ
₀，Ｙ_1/3，Ｙ_2/3，Ｙ₁、Ｃ₀，Ｃ_1/3，Ｃ_2/3は論
理的には同一であるが物理的には異なる回路である。

【００５３】続いて、乗算器のロジック(logic) を説明
する。

【００５４】いま、等値論理である（Ｘ０），（Ｘ
1/3)，（Ｘ 2/3)，（Ｘ１）を、Ｘ₀，Ｘ_1/3，Ｘ
_2/3，Ｘ₁で表わし、（Ｙ０），（Ｙ 1/3)，（Ｙ
2/3)，（Ｙ１）をＹ₀，Ｙ_1/3，Ｙ_2/3，Ｙ₁で表わ
し、更に（Ｃ０），（Ｃ 1/3)，（Ｃ 2/3)をＣ₀，
Ｃ_1/3，Ｃ_2/3でそれぞれ表すことにすると、乗算器の
出力Ｚ₂，Ｚ₁とキャリ出力Ｃ₂，Ｃ₁は、表２、表３
で示すことができる。

【００５５】

【表２】

【００５６】表２は、乗算器出力＜Ｚ＞の論理式も表わ
している。＜Ｚ＞の０，１，２，３に対応して、
（Ｚ₂，Ｚ₁）は、それぞれ（０，０），（０，１），
（１，０）（１，１）になっている。また、表中のブラ
ンクは０である。

【００５７】

【表３】

【００５８】表３は、キャリー出力＜Ｃ＞の論理式も表
わしている。＜Ｃ＞の０，１，２に対応して、（Ｃ₂，
Ｃ₁）は、それぞれ（０，０），（０，１）（１，０）
になっている。また、表中のブランクは０である。

【００５９】上述した乗算器で乗算を実行するときには
加算器も必要になるが、上記図１に示す乗算器では、図
９に示す加算器を使用する。

【００６０】出力＜Ｚ＞と、キャリ＜Ｃ＞のロジックか
ら乗算器を構成すると、図１０の乗算回路になる。

【００６１】図１０の乗算回路では、時間ｔ_2i-1（ｉ＝
１，２，３，……，ｎ）毎に２ビット並列に乗算される
ので、表１と表２で示される乗算出力＜Ｚ＞、即ち、
（Ｚ₂，Ｚ₁）の論理式に、時間ｔ_2i-1が論理積され
る。

【００６２】同様に、キャリ出力＜Ｃ＞、即ち、
（Ｃ₂，Ｃ₁）に対しても時間ｔ_2i-1が論理積される。
このことは図７のロジック変換回路または図８のバイナ
リ入力回路に用いられる。また、キャリ出力＜Ｃ＞は、
時間ｔ_2iで発生して、次の時間ｔ_2i-1の乗算出力と加算
されるので、Ｃ₂ｔ_2i、Ｃ₁ｔ_2iがＯＲ回路素子にＯＲ
入力される。

【００６３】乗算出力＜Ｚ＞の（Ｚ₂，Ｚ₁）は、図１
１のロジック変換回路または図１２のバイナリ入力回路
に入力されて、図９の加算回路に用いられる。

【００６４】ここで、乗算器では、図７のロジック回路
または図８のバイナリ入力回路のいずれか一方が使われ
るが、同時に使われることはない。このことは図１１の
ロジック変換回路や図１２のバイナリ入力回路について
も同様である。

【００６５】本発明の乗算器は、４値論理及び２値論理
に対して共通に使えるようになっているので、いずれか
を用いることになるが、４値論理及び２値論理を組合せ
て用いることもできる。加えて、２ｎビット目（最終ビ
ット）でキャリ出力（Ｃ₂，Ｃ₁）が発生する場合があ
るので、Ｃ₂ｔ_2n+1やＣ₁ｔ_2n+1が出力（Ｚ₂，Ｚ₁）
にＯＲ入力されている。

【００６６】上述したように４値論理の場合には、図１
１に示したロジック変換回路を用いる。また、２値論理
の場合には、図１２に示したバイナリ入力回路を用いる
と共に、図１２のバイナリ入力回路からの出力Ｗと出力
Ｚとの乗算結果ＷＺを実行するために図９の加算器を用
いる。

【００６７】上述した図１の２ビット並列直列型乗算器
は、図９の加算回路と図１０の乗算回路によって構成さ
れている。

【００６８】上述した図２の完全２ビット並列直列型乗
算器では、図２の回路を構成しているＸＯレジスタ28，
ＸＥレジスタ28，ＹＯレジスタ37，ＹＥレジスタ38で示
される各レジスタのビット間は、図１３に示すようにな
っている。なお、ここでは、Ｘo はＸodd ，ＸＥはＸEv
en，ＹO はＹodd 、ＹＥはＹEvenの状態を想定してい
る。

【００６９】４値論理を用いる場合には、図１４の乗算
回路への入力は、図１５に示すようになり、図１６の加
算回路への入力は、図１７に示すようになる。

【００７０】また、２値論理を用いる場合には、図１４
の乗算回路への入力は、図１８に示すようになり、図１
６の加算回路への入力は、図１９に示すようになる。

【００７１】図１４の乗算回路では、時間ｔ_iにおいて
キャリーが発生し、次のビットの乗算出力と加算される
ので、キャリ出力＜Ｃ＞、即ち、（Ｃ₂，Ｃ₁）は図１
４のようになる。また、（ｉ＝１，２，３，……ｎ）に
対して、時間ｔ_n+1でキャリが出力される場合があるの
で、Ｃ₂ｔ_n+1やＣ₁ｔ_n+1が出力（Ｚ₂，Ｚ₁）にＯ
Ｒ入力される。

【００７２】図１６の加算回路では、時間ｔ_iでキャリ
が発生し、次のビットの加算出力と加算されるので、キ
ャリ出力Ｃ″は図のようになる。また、時間ｔ_n+1でキ
ャリが出力される場合があるので、Ｃ″ｔ_n+1がＷにＯ
Ｒ入力されている。

【００７３】上述した本発明の実施例（図３）の完全２
ビット並列全ビット並列型乗算器では、４値論理を用い
る場合には、図２０の乗算回路への入力は、図２１のよ
うになり、図２２の加算回路への入力は、図２３のよう
になる。

【００７４】また、２値論理を用いる場合には、図２０
の乗算回路への入力は、図２４のようになり、図２２の
加算回路への入力は、図２５のようになる。

【００７５】図２２の加算回路では、最上位ビットでキ
ャリが出力される場合があるので、Ｗ_2i-1にＣ′_nがＯ
Ｒ入力されている。

【００７６】図２２の加算回路において、並列演算であ
るので、Ｃ´_i-1は前段からのキャリ出力であって、Ｃ
´_iは、次段のキャリ入力になっている。また、図２０
の乗算回路では、図２１または図２４に示されるＣ_2i-2
とＣ_2i-3は前段からのキャリー出力であって、Ｃ_2iやＣ
_2i-1は次段へのキャリ入力になっている。そして出力＜
Ｚ＞つまり（Ｚ_2i，Ｚ_2i-1）には、最終段２ｎと２ｎ−
１におけるキャリ出力Ｃ_2n，Ｃ_2n-1がそれぞれのＯＲ入
力されている。

【００７７】ＹＯレジスタとＹＥレジスタにおいて、各
ビット間は図２６に示すようになっている。

【００７８】上述した各乗算器に用いられている小数点
方法には浮動小数点方法と固定小数点方法がある。

【００７９】ここでは、一例として、浮動小数点方法に
ついて説明する。

【００８０】いま、被演算数の仮数部Ｘは、Ｘレジスタ
の最上位桁から入っているものとし、演算数の仮数部Ｙ
は、Ｙレジスタの最上位桁から入っているものとする。
また、それぞれの指数部は、ｘとｙで示すものとする。

【００８１】このとき、乗算の場合には次のような処理
が行なわれる。即ち、

【００８２】

【数２】

【００８３】ここで、Ｘの符号ビットをＸ_s，Ｙの符号
ビットをＹ_sとしてｘ，ｙの符号ビットをそれぞれ
ｘ_s，ｙ_sで示すことにすると、仮数部の符号Ｗ_sは、

【００８４】

【数３】

【００８５】となる。また、指数部については、表４の
ようになる。なお、ｘ≧０，ｙ≧０とする。

【００８６】

【表４】

【００８７】ここで、ｐは乗算結果の仮数部Ｗの指数部
を示し、ｐ_ｓは、ｐの符号ビットを示している。

【００８８】

【００８９】上述したような処理は、固定小数点方法の
場合についても、同じように実現することができる。

【００９０】

【発明の効果】本発明の乗算器は、記憶されているデー
タをシフトしてシフトされたデータを出力するレジスタ
変換手段と、第１データを４値論理に対応したデータ単
位で出力する複数の第１データ出力手段と、レジスタ変
換手段及び第１データ出力手段に接続されており、レジ
スタ変換手段からの出力及び第１データ出力手段からの
出力を４値論理に対応したデータ単位で乗算する複数の
乗算手段と、第２データを４値論理に対応したデータ単
位で出力する複数の第２データ出力手段と、乗算手段に
接続されており、乗算手段からの出力、第２データ出力
手段からの出力、並びに特定の入力を４値論理に対応し
たデータ単位で加算して隣接して配置された他の第２デ
ータ出力手段に出力する複数の加算手段であって、特定
の入力は、それぞれ、下位の加算手段からのキャリー出
力である複数の加算手段とを備えており、複数の加算手
段のうち最端に配置された加算手段は、乗算手段からの
出力及び特定の入力を加算して隣接して配置された第２
データ出力手段に出力し、複数の加算手段のうち他方の
最端に配置された加算手段より乗算結果が出力されるの
で、乗算速度を高速にでき、クロック周波数を遅くして
も乗算速度を低下させることなく動作の安定性を向上さ
せることができる。

【００９１】

【００９２】

【図面の簡単な説明】

【図１】本発明に関連する２ビット並列直列型乗算器の
構成を示すブロック図である。

【図２】本発明に関連する完全２ビット並列直列型乗算
器の構成を示すブロック図である。

【図３】本発明の乗算器の実施例である２ビット単位全
ビット並列型乗算器の構成を示すブロック図である。

【図４】図３の乗算器を構成するビット回路の一構成例
を示すブロック図である。

【図５】図３の乗算器を構成する下位２ｎビット回路の
一構成例を示すブロック図である。

【図６】本発明の乗算器による乗算時間と従来の乗算器
による乗算時間とを比較した説明図である。

【図７】図１の乗算器に適用されるロジック変換回路の
一構成例を示すブロック図である。

【図８】図１の乗算器に適用されるバイナリ入力回路の
一構成例を示すブロック図である。

【図９】図１の乗算器に適用される加算回路の一構成例
を示すブロック図である。

【図１０】図１の乗算器に適用される乗算回路一構成例
を示すブロック図である。

【図１１】図１の乗算器に適用されるロジック変換回路
の一構成例を示すブロック図である。

【図１２】図１の乗算器に適用されるバイナリ入力回路
の一構成例を示すブロック図である。

【図１３】図２の各レジスタのビット間を説明するため
のブロック図である。

【図１４】図２の乗算器に適用される乗算回路の一構成
例を示すブロック図である。

【図１５】図１４の乗算回路への入力を説明するための
ブロック図である。

【図１６】図２の乗算器に適用される加算回路の一構成
例を示すブロック図である。

【図１７】図１６の加算回路への入力を説明するための
ブロック図である。

【図１８】図１４の乗算回路への入力を説明するための
ブロック図である。

【図１９】図１６の加算回路への入力を説明するための
ブロック図である。

【図２０】図３の乗算器に適用される乗算回路の一構成
例を示すブロック図である。

【図２１】図２０の乗算回路への入力を説明するための
ブロック図である。

【図２２】図３の乗算器に適用される加算回路の一構成
例を示すブロック図である。

【図２３】図２２の加算回路への入力を説明するための
ブロック図である。

【図２４】図２０の乗算回路への入力を説明するための
ブロック図である。

【図２５】図２２の加算回路への入力を説明するための
ブロック図である。

【図２６】図３の各ビット間の接続を説明するためのブ
ロック図である。

Claims

(57)【特許請求の範囲】

【請求項１】記憶されているデータをシフトして当該
シフトされたデータを出力するレジスタ変換手段と、第
１データを４値論理に対応したデータ単位で出力する複
数の第１データ出力手段と、前記レジスタ変換手段及び
前記第１データ出力手段に接続されており、該レジスタ
変換手段からの出力及び該第１データ出力手段からの出
力を前記４値論理に対応したデータ単位で乗算する複数
の乗算手段と、第２データを前記４値論理に対応したデ
ータ単位で出力する複数の第２データ出力手段と、前記
乗算手段に接続されており、該乗算手段からの出力、前
記第２データ出力手段からの出力、並びに特定の入力を
前記４値論理に対応したデータ単位で加算して隣接して
配置された他の該第２データ出力手段に出力する複数の
加算手段であって、前記特定の入力は、それぞれ、下位
の加算手段からのキャリー出力である複数の加算手段と
を備えており、前記複数の加算手段のうち最端に配置さ
れた該加算手段は、前記乗算手段からの出力及び前記特
定の入力を加算して隣接して配置された前記第２データ
出力手段に出力し、前記複数の加算手段のうち他方の最
端に配置された該加算手段より乗算結果が出力されるこ
とを特徴とする乗算器。