JPH06161713A - 多値加算器 - Google Patents

多値加算器

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JPH06161713A
JPH06161713A JP4316680A JP31668092A JPH06161713A JP H06161713 A JPH06161713 A JP H06161713A JP 4316680 A JP4316680 A JP 4316680A JP 31668092 A JP31668092 A JP 31668092A JP H06161713 A JPH06161713 A JP H06161713A
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JP4316680A
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Yukihiro Yoshida
幸弘 吉田
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM

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Abstract

(57)【要約】 （修正有） 【目的】 回路規模を大きくすることなく高速で加算を
実行でき、ビット信号の多値化によって多値信号を共有
できる多値加算器を提供する。 【構成】 複数の信号を入力して所定の論理結果を出力
するＡＮＤ素子20〜35と、ＡＮＤ素子20〜35に接続され
ており論理結果に基づいて所定の多値信号を出力する多
値機能素子36〜75とを備えており、多値機能素子36〜75
からの出力に基づいて加算を実行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、画像処理や通信の信号
処理及びレ−ザプリンタのフォント加工、マイクロ・プ
ロセッサ等に用いることができる加算器に関する。
【０００２】
【従来の技術】一般に、加算器は計算機の算術論理演算
器の１種類であり、加算を専用に行う回路のことであ
る。
【０００３】最近のマイクロプロセッサ等の論理演算ユ
ニットを含むコンピュ−タを備えた機器、例えば、パ−
ソナルコンピュ−タ、ポイント・オブ・セ−ルス（ＰＯ
Ｓ）端末、キャッシュレジスタ等の機器は、種々の論理
演算を実行するための加算器が組込まれており、演算性
能を向上させるための高速化が種々の方法によって実現
されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の加算器では、ビット信号処理の高速化にともな
い、加算器のゲ−ト段階が増加し、このために発生する
信号の遅延により、安定した加算を実行することが難し
いという問題点があった。
【０００５】また、従来のバイナリー・エレクトロニク
スでは、処理する情報量が飛躍的に増大していけば、ハ
ードウェアーを構成する電子デバイスや演算装置に対し
て高速、高機能な開発が求められてくるが、バイナリー
・エレクトロニクス技術を用いる情報処理には限界があ
り、更にバイナリー・エレクトロニクスでは、デ−タの
処理量が増大すれば、高速化や高機能化を実現すること
は極めて困難であるという問題点があった。
【０００６】本発明は、上述した従来の加算器における
問題点に鑑み、回路規模を大きくすることなく高速で加
算を実行でき、ビット信号の多値化によって多値信号を
共有できる多値加算器を提供する。
【０００７】
【課題を解決するための手段】本発明は、複数の信号を
入力して所定の論理結果を出力する論理回路手段と、論
理回路手段に接続されており論理結果に基づいて所定の
多値信号を出力する多値回路手段とを備えており、多値
回路手段からの出力に基づいて加算を実行する多値加算
器によって達成される。
【０００８】
【作用】本発明の多値加算器では、論理回路手段は複数
の信号を入力して所定の論理結果を出力し、多値回路手
段は論理回路手段に接続されており論理結果に基づいて
所定の多値信号を出力して、多値回路手段からの出力に
基づいて加算を実行する。
【０００９】
【実施例】以下、図面を参照して本発明の多値加算器の
実施例を説明する。
【００１０】図１は、本発明の多値加算器の一実施例で
ある３値加算器の構成を示す回路図である。
【００１１】図１の３値加算器は、入出力素子10〜19、
論理回路手段である論理積回路素子（以下、ＡＮＤ素子
と称する）20〜35、多値回路手段である多値機能素子36
〜75、入出力素子76，77、ＡＮＤ素子78〜83、論理和回
路素子（以下、ＯＲ素子と称する）84〜88、入出力素子
89，90、及び１ビット遅延回路91によって構成されてい
る。
【００１２】次に、上記各構成部分を詳述する。
【００１３】入出力素子10は、３値の信号Ｘを入力して
バイナリー信号Ｘ0 を出力し、入出力素子11は、３値の
信号Ｘを入力してバイナリー信号Ｘ1/2 を出力し、入出
力素子12は、３値の信号Ｘを入力してバイナリー信号Ｘ
1 をそれぞれ出力する。
【００１４】入出力素子13は、３値の信号Ｙを入力して
バイナリー信号Ｙ0 を出力し、入出力素子14は、３値の
信号Ｙを入力してバイナリー信号Ｙ1/2 を出力し、入出
力素子15は、３値の信号Ｙを入力してバイナリー信号Ｙ
1 をそれぞれ出力する。
【００１５】入出力素子16は、２値の信号ｘを入力して
バイナリー信号ｘ0 を出力し、入出力素子17は、２値の
信号ｘを入力してバイナリー信号ｘ1 を出力する。
【００１６】入出力素子18は、２値の信号ｙを入力して
バイナリー信号ｙ0 を出力し、入出力素子19は、２値の
信号ｙを入力してバイナリー信号ｙ1 を出力する。
【００１７】ＡＮＤ素子20は、バイナリー信号Ｘ0 ，Ｙ
0 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００１８】ＡＮＤ素子21は、バイナリー信号Ｘ0 ，Ｙ
1/2 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００１９】ＡＮＤ素子22は、バイナリー信号Ｘ0 ，Ｙ
1 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２０】ＡＮＤ素子23は、バイナリー信号Ｘ1/2 ，
Ｙ0 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２１】ＡＮＤ素子24は、バイナリー信号Ｘ1/2 ，
Ｙ1/2 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力
する。
【００２２】ＡＮＤ素子25は、バイナリー信号Ｘ1/2 ，
Ｙ1 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２３】ＡＮＤ素子26は、バイナリー信号Ｘ1 ，Ｙ
0 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２４】ＡＮＤ素子27は、バイナリー信号Ｘ1 ，Ｙ
1/2 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２５】ＡＮＤ素子28は、バイナリー信号Ｘ1 ，Ｙ
1 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２６】ＡＮＤ素子29は、バイナリー信号Ｘ0 ，Ｙ
0 ，ｘ1 ，ｙ1 を入力して、それらの論理積を出力す
る。
【００２７】ＡＮＤ素子30は、バイナリー信号Ｘ0 ，Ｙ
0 ，ｘ1 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２８】ＡＮＤ素子31は、バイナリー信号Ｘ0 ，Ｙ
1/2 ，ｘ1 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００２９】ＡＮＤ素子32は、バイナリー信号Ｘ0 ，Ｙ
1 ，ｘ1 ，ｙ0 を入力して、それらの論理積を出力す
る。
【００３０】ＡＮＤ素子33は、バイナリー信号Ｘ0 ，Ｙ
0 ，ｘ0 ，ｙ1 を入力して、それらの論理積を出力す
る。
【００３１】ＡＮＤ素子34は、バイナリー信号Ｘ1/2 ，
Ｙ0 ，ｘ0 ，ｙ1 を入力して、それらの論理積を出力す
る。
【００３２】ＡＮＤ素子35は、バイナリー信号Ｘ1 ，Ｙ
0 ，ｘ0 ，ｙ1 を入力して、それらの論理積を出力す
る。
【００３３】多値機能素子36は、ＡＮＤ素子20からの出
力信号を入力して３値のしきい値を出力する。
【００３４】多値機能素子37は、ＡＮＤ素子21からの出
力信号を入力して３値のしきい値を出力し、多値機能素
子38は、ＡＮＤ素子21からの出力信号を入力して２値の
しきい値を出力する。
【００３５】多値機能素子39は、ＡＮＤ素子22からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子40は、ＡＮＤ素子22からの出力信号を入力して２値の
しきい値を出力する。
【００３６】多値機能素子41は、ＡＮＤ素子23からの出
力信号を入力して３値のしきい値を出力し、多値機能素
子42は、ＡＮＤ素子23からの出力信号を入力して２値の
しきい値を出力する。
【００３７】多値機能素子43は、ＡＮＤ素子24からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子44は、ＡＮＤ素子24からの出力信号を入力して２値の
しきい値を出力する。
【００３８】多値機能素子45は、ＡＮＤ素子25からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子46は、ＡＮＤ素子25からの出力信号を入力して２値の
しきい値を出力する。
【００３９】多値機能素子47は、ＡＮＤ素子26からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子48は、ＡＮＤ素子26からの出力信号を入力して２値の
しきい値を出力する。
【００４０】多値機能素子49は、ＡＮＤ素子27からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子50は、ＡＮＤ素子27からの出力信号を入力して２値の
しきい値を出力する。
【００４１】多値機能素子51は、ＡＮＤ素子28からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子52は、ＡＮＤ素子28からの出力信号を入力して２値の
しきい値を出力し、多値機能素子53は、ＡＮＤ素子28か
らの出力信号を入力して３値のしきい値を出力する。
【００４２】多値機能素子54は、ＡＮＤ素子29からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子55は、ＡＮＤ素子29からの出力信号を入力して２値の
しきい値を出力し、多値機能素子56は、ＡＮＤ素子29か
らの出力信号を入力して２値のしきい値を出力し、多値
機能素子57は、ＡＮＤ素子29からの出力信号を入力して
２値のしきい値を出力する。
【００４３】多値機能素子58は、ＡＮＤ素子30からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子59は、ＡＮＤ素子30からの出力信号を入力して２値の
しきい値を出力する。
【００４４】多値機能素子60は、ＡＮＤ素子31からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子61は、ＡＮＤ素子31からの出力信号を入力して２値の
しきい値を出力し、多値機能素子62は、ＡＮＤ素子31か
らの出力信号を入力して３値のしきい値を出力する。
【００４５】多値機能素子63は、ＡＮＤ素子32からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子64は、ＡＮＤ素子32からの出力信号を入力して２値の
しきい値を出力し、多値機能素子65は、ＡＮＤ素子32か
らの出力信号を入力して３値のしきい値を出力し、多値
機能素子66は、ＡＮＤ素子32からの出力信号を入力して
２値のしきい値を出力する。
【００４６】多値機能素子67は、ＡＮＤ素子33からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子68は、ＡＮＤ素子33からの出力信号を入力して２値の
しきい値を出力する。
【００４７】多値機能素子69は、ＡＮＤ素子34からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子70は、ＡＮＤ素子34からの出力信号を入力して２値の
しきい値を出力し、多値機能素子71は、ＡＮＤ素子34か
らの出力信号を入力して３値のしきい値を出力する。
【００４８】多値機能素子72は、ＡＮＤ素子35からの出
力信号を入力して２値のしきい値を出力し、多値機能素
子73は、ＡＮＤ素子35からの出力信号を入力して２値の
しきい値を出力し、多値機能素子74は、ＡＮＤ素子35か
らの出力信号を入力して３値のしきい値を出力し、多値
機能素子75は、ＡＮＤ素子35からの出力信号を入力して
２値のしきい値を出力する。
【００４９】入出力素子76は、キャリ−信号Ｃを入力し
てバイナリ−・キャリ−信号Ｃ0 を出力し、入出力素子
77は、キャリ−信号Ｃを入力してバイナリ−・キャリ−
信号Ｃ1 を出力する。
【００５０】ＡＮＤ素子78は、多値機能素子51，54，6
0，63，69，72のうちの１つの多値機能素子からの出力
信号と、入出力素子76から出力されたバイナリ−・キャ
リ−信号Ｃ0 とを入力して、それらの論理積を出力す
る。
【００５１】ＡＮＤ素子79は、多値機能素子45，49，5
2，55，58，61，64，67，70，73のうちの１つの多値機
能素子からの出力信号と、入出力素子77から出力された
バイナリ−・キャリ−信号Ｃ1 とを入力して、それらの
論理積を出力する。
【００５２】ＯＲ素子84は、ＡＮＤ素子78による論理積
の結果とＡＮＤ素子79による論理積の結果とを入力して
それらの論理和を出力する。
【００５３】遅延回路91は、ＯＲ素子84による論理和の
結果を入力してバイナリ−・キャリ−信号Ｃ′を出力
し、出力されたバイナリ−・キャリ−信号Ｃ′は更にキ
ャリ−信号Ｃ′1 として出力される。
【００５４】ＡＮＤ素子80は、多値機能素子37，39，4
1，43，47，56，65，74のうちの１つの多値機能素子か
らの出力信号と、入出力素子76から出力されたバイナリ
−・キャリ−信号Ｃ0 とを入力して、それらの論理積を
出力する。
【００５５】ＡＮＤ素子81は、多値機能素子36，38，4
2，53，62，66，71，75のうちの１つの多値機能素子か
らの出力信号と、入出力素子77から出力されたバイナリ
−・キャリ−信号Ｃ1 とを入力して、それらの論理積を
出力する。
【００５６】ＯＲ素子85は、ＡＮＤ素子80による論理積
の結果とＡＮＤ素子81による論理積の結果とを入力して
それらの論理和である加算出力Ｚを出力し、出力された
加算出力Ｚは、入出力素子89，90にそれぞれ入力され
る。
【００５７】ＡＮＤ素子82は、多値機能素子46，50，5
9，68のうちの１つの多値機能素子からの出力信号と、
入出力素子76から出力されたバイナリ−・キャリ−信号
Ｃ0 とを入力して、それらの論理積を出力する。
【００５８】ＡＮＤ素子83は、多値機能素子40，44，4
8，57のうちの１つの多値機能素子からの出力信号と、
入出力素子77から出力されたバイナリ−・キャリ−信号
Ｃ1 とを入力して、それらの論理積を出力する。
【００５９】ＯＲ素子86は、ＡＮＤ素子82による論理積
の結果とＡＮＤ素子83による論理積の結果とを入力して
それらの論理和である加算出力Ｚ′を出力する。
【００６０】入出力素子89は、加算出力Ｚを入力して加
算出力Ｚ1 を出力し、入出力素子90は、加算出力Ｚを入
力して加算出力Ｚ1/2 を出力する。
【００６１】ＯＲ素子87は、入出力素子89から出力され
た加算出力Ｚ1 と、ＯＲ素子86から出力された加算出力
Ｚ′とを入力してそれらの論理和である加算出力Ｚ2 を
出力する。
【００６２】ＯＲ素子88は、入出力素子90から出力され
た加算出力Ｚ1/2 と、ＯＲ素子86から出力された加算出
力Ｚ′とを入力してそれらの論理和である加算出力Ｚ1
を出力する。
【００６３】上記多値機能素子としては、量子化機能素
子を用いることができる。量子化機能素子とは、電子の
波動性や電子がとびとびのエネルギ−状態しかとれない
という量子力学的性質を動作原理に活用した素子で多値
論理性を有しており、要素微構造素子、量子準位素子、
量子波動素子と呼ばれているものである。
【００６４】図１の２ビット並列のバイナリー入力信号
ｘ，Ｘは、図２のバイナリー入力回路により得られる。
【００６５】図２のバイナリー入力回路は、否定回路素
子（以下、ＮＯＴ素子と称する）92，93、ＡＮＤ素子94
〜97、ＯＲ素子98によって構成されている。
【００６６】次に、図２のバイナリー入力回路の動作を
説明する。
【００６７】ＮＯＴ素子92は、バイナリー信号Ｘ2 を入
力してその否定を出力し、ＮＯＴ素子93は、バイナリー
信号Ｘ1 を入力してその否定を出力する。
【００６８】ＡＮＤ素子94は、ＮＯＴ素子92からの出力
信号とバイナリー信号Ｘ1 とを入力して、それらの論理
積を出力する。
【００６９】ＡＮＤ素子95は、ＮＯＴ素子93からの出力
信号とバイナリー信号Ｘ2 とを入力して、それらの論理
積を出力する。
【００７０】ＡＮＤ素子96は、バイナリー信号Ｘ2 とバ
イナリー信号Ｘ1 とを入力して、それらの論理積である
バイナリー信号ｘを出力する。
【００７１】ＡＮＤ素子97は、ＡＮＤ素子94による論理
積の結果と３値のしきい値1/2 とを入力して、それらの
論理積を出力する。
【００７２】ＯＲ素子98は、ＡＮＤ素子97による論理積
の結果とＡＮＤ素子95による論理積の結果とを入力し
て、それらの論理和である３値信号Ｘを出力する。
【００７３】また、図１のバイナリー入力信号ｙ，Ｙ
は、図３のバイナリー入力回路により得られる。
【００７４】図３のバイナリー入力回路は、ＮＯＴ素子
99，100 、ＡＮＤ素子101 〜104 、ＯＲ素子105 によっ
て構成されている。
【００７５】次に、図３のバイナリ−入力回路の動作を
説明する。
【００７６】ＮＯＴ素子99は、バイナリー信号Ｙ2 を入
力してその否定を出力し、ＮＯＴ素子100 は、バイナリ
ー信号Ｙ1 を入力してその否定を出力する。
【００７７】ＡＮＤ素子101 は、ＮＯＴ素子99からの出
力信号とバイナリー信号Ｙ1 とを入力して、それらの論
理積を出力する。
【００７８】ＡＮＤ素子102 は、ＮＯＴ素子100 からの
出力信号とバイナリー信号Ｙ2 とを入力して、それらの
論理積を出力する。
【００７９】ＡＮＤ素子103 は、バイナリー信号Ｙ2 と
バイナリー信号Ｙ1 とを入力して、それらの論理積であ
るバイナリー信号ｙを出力する。
【００８０】ＡＮＤ素子104 は、ＡＮＤ素子101 による
論理積の結果と３値のしきい値1/2とを入力して、それ
らの論理積を出力する。
【００８１】ＯＲ素子105 は、ＡＮＤ素子104 による論
理積の結果とＡＮＤ素子102 による論理積の結果とを入
力して、それらの論理和である３値信号Ｙを出力する。
【００８２】表１は、２ビット並列のバイナリー入力信
号Ｘ2 ，Ｘ1 ，Ｙ2 ，Ｙ1 、３値の出力信号Ｘ，ｘ，
Ｙ，ｙ、キャリ−Ｃ2 ，Ｃ1 ，Ｃのそれぞれのコ−ド割
付けを示す。
【００８３】
【表１】
【００８４】また、式（１）及び式（２）は、表１に対
応した論理式を示す。
【００８５】
【数１】
【００８６】
【数２】
【００８７】表２は、３値加算器のロジック、表３は、
キャリ−出力をそれぞれ示す。
【００８８】
【表２】
【００８９】
【表３】
【００９０】図１の多値機能素子に付記されている記号
は、表４のような物理的機能を示すが、これら多値機能
素子としては種々の論理素子を用いることができる。
【００９１】
【表４】
【００９２】これらの論理素子は、図２及び図３に示す
バイナリ−入力回路の他に、図１の３値加算器を構成す
る３値論理回路（等値回路、ＯＲ回路、ＡＮＤ回路等）
にも応用することが可能である。
【００９３】表５は、３値加算出力＜Ｚ′，Ｚ＞と、２
値加算出力＜Ｚ2 ，Ｚ1 ＞を示していると同時に、コ−
ドの関係も示している。
【００９４】
【表５】
【００９５】図１のｘ0 ，ｘ1 は等値回路で示されてい
るが、この場合はｘが２値信号であるので、それぞれｘ
バ−，ｘの出力信号でもよい。また、ｙ0 ，ｙ1 につい
ても同様である。
【００９６】また、表１では、（ｘ，Ｘ）の（１，０）
に対して（1/2 ，０）の割付けや、（ｙ，Ｙ）の（１，
０）に対して（1/2 ，０）の割付けが可能であることも
示している。
【００９７】本実施例では、（1/2 ，０）の場合も同様
に合成できるので、説明を省略する。なお、表２におい
て、ブランクの部分は“０”であるが、“１”は1/2 で
あり、“２”は１、“３”は（１０）として、図１の３
値加算器が構成されている。
【００９８】表３に示すキャリ−出力では、ブランクの
部分は“０”であるが、“１”は１として、図１の３値
加算器が構成されている。
【００９９】図４は、本発明の多値加算器の第２実施例
である３値加算器の構成を示す回路図である。
【０１００】図４の３値加算器では、主要部の構成は図
１の３値加算器と同一であるが、ＡＮＤ素子120 〜135
の入力構成が異なる。
【０１０１】以下、図４のＡＮＤ素子120 〜135 の入力
を説明する。なお、他の部分は図１と同様なので説明を
省略する。
【０１０２】ＡＮＤ素子120 は、バイナリー信号Ｘ0 ，
Ｙ0 ，ｘ0 ，ｙ0 を入力して、それらの論理積を出力す
る。
【０１０３】ＡＮＤ素子121 は、バイナリー信号Ｘ0 ，
Ｙ1/2 ，ｘ0 を入力して、それらの論理積を出力する。
【０１０４】ＡＮＤ素子122 は、バイナリー信号Ｘ0 ，
Ｙ1 ，ｘ0 を入力して、それらの論理積を出力する。
【０１０５】ＡＮＤ素子123 は、バイナリー信号
Ｘ1/2 ，Ｙ0 ，ｙ0 を入力して、それらの論理積を出力
する。
【０１０６】ＡＮＤ素子124 は、バイナリー信号
Ｘ1/2 ，Ｙ1/2 を入力して、それらの論理積を出力す
る。
【０１０７】ＡＮＤ素子125 は、バイナリー信号
Ｘ1/2 ，Ｙ1 を入力して、それらの論理積を出力する。
【０１０８】ＡＮＤ素子126 は、バイナリー信号Ｘ1 ，
Ｙ0 ，ｙ0 を入力して、それらの論理積を出力する。
【０１０９】ＡＮＤ素子127 は、バイナリー信号Ｘ1 ，
Ｙ1/2 を入力して、それらの論理積を出力する。
【０１１０】ＡＮＤ素子128 は、バイナリー信号Ｘ1 ，
Ｙ1 を入力して、それらの論理積を出力する。
【０１１１】ＡＮＤ素子129 は、バイナリー信号Ｘ0 ，
Ｙ0 ，ｘ1 ，ｙ1 を入力して、それらの論理積を出力す
る。
【０１１２】ＡＮＤ素子130 は、バイナリー信号Ｘ0 ，
Ｙ0 ，ｘ1 ，ｙ0 を入力して、それらの論理積を出力す
る。
【０１１３】ＡＮＤ素子131 は、バイナリー信号Ｘ0 ，
Ｙ1/2 ，ｘ1 を入力して、それらの論理積を出力する。
【０１１４】ＡＮＤ素子132 は、バイナリー信号Ｘ0 ，
Ｙ1 ，ｘ1 を入力して、それらの論理積を出力する。
【０１１５】ＡＮＤ素子133 は、バイナリー信号Ｘ0 ，
Ｙ0 ，ｘ0 ，ｙ1 を入力して、それらの論理積を出力す
る。
【０１１６】ＡＮＤ素子134 は、バイナリー信号
Ｘ1/2 ，Ｙ0 ，ｙ1 を入力して、それらの論理積を出力
する。
【０１１７】ＡＮＤ素子135 は、バイナリー信号Ｘ1 ，
Ｙ0 ，ｙ1 を入力して、それらの論理積を出力する。
【０１１８】図１や図４の３値加算器では、図５、図
６、及び図７に示されているバイナリ−入力とバイナリ
−出力回路を用いることができる。
【０１１９】図２及び図３では、バイナリ−入力信号を
３値出力信号に変換しているが、図５、図６、及び図７
は入力もバイナリ−であり、出力もバイナリ−信号が得
られる。
【０１２０】表６及び表７は、既に示された加算器のロ
ジックとほぼ同じであるが、異なるとことはｘ0 ，
Ｘ0 ，Ｘ1/2 ，Ｘ1 ，ｘ１Ｘ0 が使われており、かつｙ
0 ，Ｙ0，Ｙ1/2 ，Ｙ1 ，ｙ１Ｙ0 が使われていること
である。
【０１２１】
【表６】
【０１２２】
【表７】
【０１２３】表６及び表７は論理式も示しており、これ
らから図４の３値加算器が得られる。
【０１２４】図５の出力信号Ｘ0 ，ｘ１，Ｘ1/2 ，
Ｘ1 ，ｘ0 は、図１や図４の３値加算器のバイナリ−入
力信号Ｘ0 ，ｘ１，Ｘ1/2 ，Ｘ1 ，ｘ0 としても使うこ
とができ、図６の出力信号Ｙ0 ，ｙ１，Ｙ1/2 ，Ｙ1 ，
ｙ0 も同様に、バイナリ−入力信号Ｙ0 ，ｙ１，
Ｙ1/2 ，Ｙ1 ，ｙ0 として使うことができる。また、図
７のＣ1，Ｃ0 は、等値回路（Ｃ0 ），（Ｃ1 ）の出力
信号に置換することが可能である。なお、２値信号と３
値信号を同時に使うことはないが、組合せて使用するこ
とはできる。
【０１２５】図８は、本発明の多値加算器の第３実施例
である４値加算器の構成を示す回路図である。なお、図
８の４値加算器では、多値機能素子として量子化機能素
子（以下、量子化素子と称する）を用いて説明する。
【０１２６】図８の４値加算器は、入出力素子210 〜21
7 、ＡＮＤ素子220 〜235 、量子化素子236 〜275 、入
出力素子276 ，277 、ＡＮＤ素子278 〜281 、ＯＲ素子
282，283 、入出力素子284 〜286 、ＯＲ素子287 ，288
、１ビット遅延回路289 によって構成されている。
【０１２７】次に、上記各構成部分を詳述する。
【０１２８】入出力素子210 は、４値の信号Ｘを入力し
てバイナリー信号Ｘ0 を出力し、入出力素子211 は、４
値の信号Ｘを入力してバイナリー信号Ｘ1/3 を出力し、
入出力素子212 は、４値の信号Ｘを入力してバイナリー
信号Ｘ2/3 を出力し、入出力素子213 は、４値の信号Ｘ
を入力してバイナリー信号Ｘ1 を出力する。
【０１２９】入出力素子214 は、４値の信号Ｙを入力し
てバイナリー信号Ｙ0 を出力し、入出力素子215 は、４
値の信号Ｙを入力してバイナリー信号Ｙ1/3 を出力し、
入出力素子216 は、４値の信号Ｙを入力してバイナリー
信号Ｙ2/3 を出力し、入出力素子217 は、４値の信号Ｙ
を入力してバイナリー信号Ｙ1 を出力する。
【０１３０】ＡＮＤ素子220 は、バイナリー信号Ｘ0 ，
Ｙ0 を入力して、それらの論理積を出力する。
【０１３１】ＡＮＤ素子221 は、バイナリー信号Ｘ0 ，
Ｙ1/3 を入力して、それらの論理積を出力する。
【０１３２】ＡＮＤ素子222 は、バイナリー信号Ｘ0 ，
Ｙ2/3 を入力して、それらの論理積を出力する。
【０１３３】ＡＮＤ素子223 は、バイナリー信号Ｘ0 ，
Ｙ1 を入力して、それらの論理積を出力する。
【０１３４】ＡＮＤ素子224 は、バイナリー信号
Ｘ1/3 ，Ｙ0 を入力して、それらの論理積を出力する。
【０１３５】ＡＮＤ素子225 は、バイナリー信号
Ｘ1/3 ，Ｙ1/3 を入力して、それらの論理積を出力す
る。
【０１３６】ＡＮＤ素子226 は、バイナリー信号
Ｘ1/3 ，Ｙ2/3 を入力して、それらの論理積を出力す
る。
【０１３７】ＡＮＤ素子227 は、バイナリー信号
Ｘ1/3 ，Ｙ1 を入力して、それらの論理積を出力する。
【０１３８】ＡＮＤ素子228 は、バイナリー信号
Ｘ2/3 ，Ｙ0 を入力して、それらの論理積を出力する。
【０１３９】ＡＮＤ素子229 は、バイナリー信号
Ｘ2/3 ，Ｙ1/3 を入力して、それらの論理積を出力す
る。
【０１４０】ＡＮＤ素子230 は、バイナリー信号
Ｘ2/3 ，Ｙ2/3 を入力して、それらの論理積を出力す
る。
【０１４１】ＡＮＤ素子231 は、バイナリー信号
Ｘ2/3 ，Ｙ1 を入力して、それらの論理積を出力する。
【０１４２】ＡＮＤ素子232 は、バイナリー信号Ｘ1 ，
Ｙ0 を入力して、それらの論理積を出力する。
【０１４３】ＡＮＤ素子233 は、バイナリー信号Ｘ1 ，
Ｙ1/3 を入力して、それらの論理積を出力する。
【０１４４】ＡＮＤ素子234 は、バイナリー信号Ｘ1 ，
Ｙ2/3 を入力して、それらの論理積を出力する。
【０１４５】ＡＮＤ素子235 は、バイナリー信号Ｘ1 ，
Ｙ1 を入力して、それらの論理積を出力する。
【０１４６】量子化素子236 は、ＡＮＤ素子220 からの
出力信号を入力して４値のしきい値を出力する。
【０１４７】量子化素子237 は、ＡＮＤ素子221 からの
出力信号を入力して４値のしきい値を出力し、量子化素
子238 は、ＡＮＤ素子221 からの出力信号を入力して４
値のしきい値を出力する。
【０１４８】量子化素子239 は、ＡＮＤ素子222 からの
出力信号を入力して４値のしきい値を出力し、量子化素
子240 は、ＡＮＤ素子222 からの出力信号を入力して２
値のしきい値を出力する。
【０１４９】量子化素子241 は、ＡＮＤ素子223 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子242 は、ＡＮＤ素子223 からの出力信号を入力して２
値のしきい値を出力する。
【０１５０】量子化素子243 は、ＡＮＤ素子224 からの
出力信号を入力して４値のしきい値を出力し、量子化素
子244 は、ＡＮＤ素子224 からの出力信号を入力して４
値のしきい値を出力する。
【０１５１】量子化素子245 は、ＡＮＤ素子225 からの
出力信号を入力して４値のしきい値を出力し、量子化素
子246 は、ＡＮＤ素子225 からの出力信号を入力して２
値のしきい値を出力する。
【０１５２】量子化素子247 は、ＡＮＤ素子226 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子248 は、ＡＮＤ素子226 からの出力信号を入力して２
値のしきい値を出力する。
【０１５３】量子化素子249 は、ＡＮＤ素子227 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子250 は、ＡＮＤ素子227 からの出力信号を入力して２
値のしきい値を出力し、量子化素子251 は、ＡＮＤ素子
227 からの出力信号を入力して４値のしきい値を出力す
る。
【０１５４】量子化素子252 は、ＡＮＤ素子228 からの
出力信号を入力して４値のしきい値を出力し、量子化素
子253 は、ＡＮＤ素子228 からの出力信号を入力して２
値のしきい値を出力する。
【０１５５】量子化素子254 は、ＡＮＤ素子229 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子255 は、ＡＮＤ素子229 からの出力信号を入力して２
値のしきい値を出力する。
【０１５６】量子化素子256 は、ＡＮＤ素子230 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子257 は、ＡＮＤ素子230 からの出力信号を入力して２
値のしきい値を出力し、量子化素子258 は、ＡＮＤ素子
230 からの出力信号を入力して４値のしきい値を出力す
る。
【０１５７】量子化素子259 は、ＡＮＤ素子231 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子260 は、ＡＮＤ素子231 からの出力信号を入力して２
値のしきい値を出力し、量子化素子261 は、ＡＮＤ素子
231 からの出力信号を入力して４値のしきい値を出力
し、量子化素子262 は、ＡＮＤ素子231 からの出力信号
を入力して４値のしきい値を出力する。
【０１５８】量子化素子263 は、ＡＮＤ素子232 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子264 は、ＡＮＤ素子232 からの出力信号を入力して２
値のしきい値を出力する。
【０１５９】量子化素子265 は、ＡＮＤ素子233 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子266 は、ＡＮＤ素子233 からの出力信号を入力して２
値のしきい値を出力し、量子化素子267 は、ＡＮＤ素子
233 からの出力信号を入力して４値のしきい値を出力す
る。
【０１６０】量子化素子268 は、ＡＮＤ素子234 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子269 は、ＡＮＤ素子234 からの出力信号を入力して２
値のしきい値を出力し、量子化素子270 は、ＡＮＤ素子
234 からの出力信号を入力して４値のしきい値を出力
し、量子化素子271 は、ＡＮＤ素子234 からの出力信号
を入力して４値のしきい値を出力する。
【０１６１】量子化素子272 は、ＡＮＤ素子235 からの
出力信号を入力して２値のしきい値を出力し、量子化素
子273 は、ＡＮＤ素子235 からの出力信号を入力して２
値のしきい値を出力し、量子化素子274 は、ＡＮＤ素子
235 からの出力信号を入力して４値のしきい値を出力
し、量子化素子275 は、ＡＮＤ素子235 からの出力信号
を入力して２値のしきい値を出力する。
【０１６２】入出力素子276 は、キャリ−信号Ｃを入力
してバイナリ−・キャリ−信号Ｃ0を出力し、入出力素
子277 は、キャリ−信号Ｃを入力してバイナリ−・キャ
リ−信号Ｃ1 を出力する。
【０１６３】ＡＮＤ素子278 は、量子化素子249 ，256
，259 ，265 ，268 ，272 のうちの１つの量子化素子
からの出力信号と、入出力素子276 から出力されたバイ
ナリ−・キャリ−信号Ｃ0 とを入力して、それらの論理
積を出力する。
【０１６４】ＡＮＤ素子279 は、量子化素子241 ，247
，250 ，254 ，257 ，260 ，263 ，266 ，269 ，273
のうちの１つの量子化素子からの出力信号と、入出力素
子277から出力されたバイナリ−・キャリ−信号Ｃ1 と
を入力して、それらの論理積を出力する。
【０１６５】ＯＲ素子282 は、ＡＮＤ素子278 による論
理積の結果とＡＮＤ素子279 による論理積の結果とを入
力してそれらの論理和を出力する。
【０１６６】遅延回路289 は、ＯＲ素子282 による論理
和の結果を入力してバイナリ−・キャリ−信号Ｃ′を出
力し、出力されたバイナリ−・キャリ−信号Ｃ′をキャ
リ−信号Ｃ′1 として出力する。
【０１６７】ＡＮＤ素子280 は、量子化素子237 ，239
，242 ，243 ，245 ，248 ，252 ，255 ，261 ，264
，270 ，274 のうちの１つの量子化素子からの出力信
号と、入出力素子276 から出力されたバイナリ−・キャ
リ−信号Ｃ0 とを入力して、それらの論理積を出力す
る。
【０１６８】ＡＮＤ素子281 は、量子化素子236 ，238
，240 ，244 ，246 ，251 ，253 ，258 ，262 ，267
，271 ，275 のうちの１つの量子化素子からの出力信
号と、入出力素子277 から出力されたバイナリ−・キャ
リ−信号Ｃ1 とを入力して、それらの論理積を出力す
る。
【０１６９】ＯＲ素子283 は、ＡＮＤ素子280 による論
理積の結果とＡＮＤ素子281 による論理積の結果とを入
力してそれらの論理和である加算出力Ｚを出力し、出力
された加算出力Ｚは、入出力素子284 ，285 ，286 にそ
れぞれ入力される。
【０１７０】入出力素子284 は、加算出力Ｚを入力して
加算出力Ｚ2/3 を出力し、入出力素子285 は、加算出力
Ｚを入力して加算出力Ｚ1 を出力し、入出力素子286
は、加算出力Ｚを入力して加算出力Ｚ1/3 を出力する。
【０１７１】ＯＲ素子287 は、入出力素子284 から出力
された加算出力Ｚ2/3 と、入出力素子285 から出力され
た加算出力Ｚ1 とを入力してそれらの論理和である加算
出力Ｚ2 を出力する。
【０１７２】ＯＲ素子288 は、入出力素子285 から出力
された加算出力Ｚ1 と、入出力素子286 から出力された
加算出力Ｚ1/3 とを入力してそれらの論理和である加算
出力Ｚ1 を出力する。
【０１７３】図８の４値入力Ｘは、図９のバイナリ−入
力回路によって得られる。
【０１７４】図９のバイナリー入力回路は、ＮＯＴ素子
290 ，291 、ＡＮＤ素子292 〜296、ＯＲ素子297 によ
って構成されている。
【０１７５】次に、図９のバイナリー入力回路の動作を
説明する。
【０１７６】ＮＯＴ素子290 は、バイナリー信号Ｘ2 を
入力してその否定を出力し、ＮＯＴ素子291 は、バイナ
リー信号Ｘ1 を入力してその否定を出力する。
【０１７７】ＡＮＤ素子292 は、ＮＯＴ素子290 からの
出力信号とバイナリー信号Ｘ1 とを入力して、それらの
論理積を出力する。
【０１７８】ＡＮＤ素子293 は、ＮＯＴ素子291 からの
出力信号とバイナリー信号Ｘ2 とを入力して、それらの
論理積を出力する。
【０１７９】ＡＮＤ素子294 は、バイナリー信号Ｘ2 と
バイナリー信号Ｘ1 とを入力して、それらの論理積を出
力する。
【０１８０】ＡＮＤ素子295 は、ＡＮＤ素子292 による
論理積の結果と４値のしきい値1/3とを入力して、それ
らの論理積を出力する。
【０１８１】ＡＮＤ素子296 は、ＡＮＤ素子293 による
論理積の結果と４値のしきい値2/3とを入力して、それ
らの論理積を出力する。
【０１８２】ＯＲ素子297 は、ＡＮＤ素子295 から出力
された論理積の結果と、ＡＮＤ素子296 から出力された
論理積の結果と、ＡＮＤ素子294 から出力された論理積
の結果とを入力して、それらの論理和である４値信号Ｘ
を出力する。
【０１８３】また、図８の４値入力信号Ｙは、図１０の
バイナリー入力回路により得られる。
【０１８４】図１０のバイナリー入力回路は、ＮＯＴ素
子298 ，299 、ＡＮＤ素子300 〜304 、ＯＲ素子305 に
よって構成されている。
【０１８５】次に、図１０のバイナリ−入力回路の動作
を説明する。
【０１８６】ＮＯＴ素子298 は、バイナリー信号Ｙ2 を
入力してその否定を出力し、ＮＯＴ素子299 は、バイナ
リー信号Ｙ1 を入力してその否定を出力する。
【０１８７】ＡＮＤ素子300 は、ＮＯＴ素子298 からの
出力信号とバイナリー信号Ｙ1 とを入力して、それらの
論理積を出力する。
【０１８８】ＡＮＤ素子301 は、ＮＯＴ素子299 からの
出力信号とバイナリー信号Ｙ2 とを入力して、それらの
論理積を出力する。
【０１８９】ＡＮＤ素子302 は、バイナリー信号Ｙ2 と
バイナリー信号Ｙ1 とを入力して、それらの論理積を出
力する。
【０１９０】ＡＮＤ素子303 は、ＡＮＤ素子300 による
論理積の結果と４値のしきい値1/3とを入力して、それ
らの論理積を出力する。
【０１９１】ＡＮＤ素子304 は、ＡＮＤ素子301 による
論理積の結果と４値のしきい値2/3とを入力して、それ
らの論理積を出力する。
【０１９２】ＯＲ素子305 は、ＡＮＤ素子303 による論
理積の結果と、ＡＮＤ素子304 による論理積の結果と、
ＡＮＤ素子302 による論理積の結果とを入力して、それ
らの論理和である４値信号Ｙを出力する。
【０１９３】表８は、２ビット並列のバイナリ−入力信
号Ｘ2 ，Ｘ1 ，Ｙ2 ，Ｙ1 、４値の出力信号Ｘ，Ｙ，キ
ャリ−Ｃ2 ，Ｃ1 ，Ｃのそれぞれのコ−ド割付けを示
す。
【０１９４】
【表８】
【０１９５】また、式（３）及び（４）は、表８に対応
した論理式を示す。
【０１９６】
【数３】
【０１９７】
【数４】
【０１９８】表９は４値加算器のロジック、表１０はキ
ャリ−出力をそれぞれ示している。
【０１９９】
【表９】
【０２００】
【表１０】
【０２０１】図８の量子化素子に付記されている記号
は、表１１に示す物理的機能を表している。
【０２０２】
【表１１】
【０２０３】図８の量子化素子としては、種々の論理素
子を用いることができる。これらの論理素子は、図９及
び図１０に示すバイナリ−入力回路の他に、図８の４値
加算器を構成する４値論理回路（等値回路、ＯＲ回路、
ＡＮＤ回路等）にも応用することができる。
【０２０４】表１２は、４値加算出力＜Ｚ＞と２値加算
出力＜Ｚ2 ，Ｚ1 ＞を示していると同時に、コ−ドの関
係をも示している。
【０２０５】
【表１２】
【０２０６】図４のｘ0 ，ｘ1 は等値回路で示されてい
るが、この場合は２値信号なので、ｘバ−，ｘの出力信
号でもよい。また、図８のｙ0 ，ｙ1 についても同様で
ある。
【０２０７】表９のロジックでは、ブランクの部分は
“０”、“１”の部分は1/3 、“２”の部分は2/3 、
“３”の部分は１として、図８の４値加算器が構成され
ている。
【０２０８】表１０のキャリ−出力では、ブランクの部
分は“０”であるが、“１”はとして、図８の４値加算
器が構成されている。
【０２０９】図１１及び図１２は、バイナリー入力とバ
イナリー出力を利用した場合を示している。
【０２１０】図１１の出力信号Ｘ0 ，Ｘ1/3 ，Ｘ2/3 ，
Ｘ1 は、図８の４値加算器のバイナリー入力信号Ｘ0 ，
Ｘ1/3 ，Ｘ2/3 ，Ｘ1 として使うことができる。また、
図１２の出力信号Ｙ0 ，Ｙ1/3 ，Ｙ2/3 ，Ｙ1 について
も同様である。２値信号と４値信号を同時に使うことは
ないが、組合せて使用することは可能である。
【０２１１】図１３は、多値変換部318 、多値演算部31
9 、２値変換部320 、多値信号入力部321 、及び多値信
号出力部322 を備えている演算器の一構成例を示す。
【０２１２】３値入力信号だけを利用するときは、多値
信号入力部321 から３値信号を入力すればよく、図１ま
たは図４に示す３値加算器を多値演算部319 に用いるこ
とができる。また、４値入力信号だけを利用するとき
は、多値信号入力部321 から４値信号を入力すればよ
く、図８に示す４値加算器を多値演算部319 に用いるこ
とができる。ここに説明した使い方でけでなく、入力信
号や出力信号をバイナリ−信号や多値信号と組合せれ
ば、図１３に示すように多様に組合せて使用することが
できる。
【０２１３】上述した実施例によれば、加算速度を２倍
にすることが可能であり、クロック周波数を１／２にし
ても加算速度は変らない。これは、低消費電力化できる
ことと同じである。回路規模が大きくならないというこ
とは、加算器を構成する論理素子または回路素子数を低
減できることであり低電力化を可能にする。
【０２１４】また、同時に実行するビット信号の処理量
を増しても、多値論理や多値機能素子によって、加算器
の回路規模を大きくすることなく高速な加算速度を実現
できる。
【０２１５】なお、同一発明者により出願された加算回
路、乗算回路、除算回路、平方根の演算回路に含まれる
加算にも、この多値加算器が使用できる。
【０２１６】
【発明の効果】本発明の多値加算器は、複数の信号を入
力して所定の論理結果を出力する論理回路手段と、論理
回路手段に接続されており論理結果に基づいて所定の多
値信号を出力する多値回路手段とを備えており、多値回
路手段からの出力に基づいて加算を実行するので、同時
に実行できるビット信号の処理量を大きくしても、加算
器の回路規模を大きくすることなく、高速な加算速度を
達成できると共に、実質的に使用される回路素子の数を
低減でき、低電力化が可能である。また、信号数を削減
できるので、ＬＳＩ化における配線数が少なくなり、高
度な高集積化が可能であり、２値信号、３値信号、４値
信号などの多値信号を共用できる。
【図面の簡単な説明】
【図１ａ】図１の一部を構成しており、本発明の多値加
算器の第１実施例である３値加算器の一部分の構成を示
す回路図である。
【図１ｂ】図１の一部を構成しており、本発明の多値加
算器の第１実施例である３値加算器の他の部分の構成を
示す回路図である。
【図２】図１の３値加算器に適用できる３値のバイナリ
−入出力回路の一構成例を示す回路図である。
【図３】図１の３値加算器に適用できる３値のバイナリ
−入出力回路の一構成例を示す回路図である。
【図４】本発明の多値加算器の第２実施例である３値加
算器の構成を示す回路図である。
【図５】３値加算器に適用できる２値のバイナリ−入出
力回路の一構成例を示す回路図である。
【図６】３値加算器に適用できる２値のバイナリ−入出
力回路の一構成例を示す回路図である。
【図７】３値又は４値加算器に適用できる２値のバイナ
リ−入出力回路の一構成例を示す回路図である。
【図８ａ】図８の一部を構成しており、本発明の多値加
算器の第３実施例である４値加算器の一部分の構成を示
す回路図である。
【図８ｂ】図８の一部を構成しており、本発明の多値加
算器の第３実施例である４値加算器の他の部分の構成を
示す回路図である。
【図９】図８の４値加算器に適用できる４値のバイナリ
−入出力回路の一構成例を示す回路図である。
【図１０】図８の４値加算器に適用できる４値のバイナ
リ−入出力回路の一構成例を示す回路図である。
【図１１】図８の４値加算器に適用できる２値のバイナ
リ−入出力回路の一構成例を示す回路図である。
【図１２】図８の４値加算器に適用できる２値のバイナ
リ−入出力回路の一構成例を示す回路図である。
【図１３】本発明の多値加算器を用いた演算器の一構成
例を示す回路図である。
【符号の説明】
10〜19 入出力素子 20〜35 ＡＮＤ素子（論理積回路素子） 36〜75 多値機能素子 76，77 入出力素子 78〜83 ＡＮＤ素子 84〜88 ＯＲ素子（論理和回路素子） 89，90 入出力素子（等値回路） 91 １ビット遅延回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の信号を入力して所定の論理結果を
    出力する論理回路手段と、前記論理回路手段に接続され
    ており前記論理結果に基づいて所定の多値信号を出力す
    る多値回路手段とを備えており、前記多値回路手段から
    の出力に基づいて加算を実行することを特徴とする多値
    加算器。
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