JPH0573269A - 加算器 - Google Patents
加算器Info
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- JPH0573269A JPH0573269A JP3233219A JP23321991A JPH0573269A JP H0573269 A JPH0573269 A JP H0573269A JP 3233219 A JP3233219 A JP 3233219A JP 23321991 A JP23321991 A JP 23321991A JP H0573269 A JPH0573269 A JP H0573269A
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- bit
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5057—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination using table look-up; using programmable logic arrays
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
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Abstract
(57)【要約】
【目的】ゲート遅延の値が大きい場合でも安定して高速
演算を実行することが可能であり、２値信号及び４値信
号の両方を用いることの可能な加算器を提供する。 【構成】 加算すべき語X 及びY の４値ビットは順次等
値回路部１２に入力され２値のビットデータに変換され
る。更にＡＮＤ回路部１３、ＯＲ回路部１４、ＡＮＤ回
路部１５等により所定の論理演算処理が施され、ＯＲ回
路１６から加算結果の下位ビットＺ１が出力され、ＯＲ
回路１７から加算結果の上位ビットＺ２が出力され、遅
延回路２１からキャリー出力Ｃが出力される。Ｚ１と遅
延回路１８により１ビット遅延されたＺ２とＡＮＤ回路
２４の出力、即ちキャリア出力Ｃ及び時間ｔ2n+1の論理
積とがＯＲ回路１９に入力される。ＯＲ回路１９からこ
れらの論理和が加算結果Ｚとして出力される。
演算を実行することが可能であり、２値信号及び４値信
号の両方を用いることの可能な加算器を提供する。 【構成】 加算すべき語X 及びY の４値ビットは順次等
値回路部１２に入力され２値のビットデータに変換され
る。更にＡＮＤ回路部１３、ＯＲ回路部１４、ＡＮＤ回
路部１５等により所定の論理演算処理が施され、ＯＲ回
路１６から加算結果の下位ビットＺ１が出力され、ＯＲ
回路１７から加算結果の上位ビットＺ２が出力され、遅
延回路２１からキャリー出力Ｃが出力される。Ｚ１と遅
延回路１８により１ビット遅延されたＺ２とＡＮＤ回路
２４の出力、即ちキャリア出力Ｃ及び時間ｔ2n+1の論理
積とがＯＲ回路１９に入力される。ＯＲ回路１９からこ
れらの論理和が加算結果Ｚとして出力される。
Description
【０００１】
【産業上の利用分野】本発明は、加算器に関する。
【０００２】
【従来の技術】マイクロプロセッサ等の論理演算ユニッ
トを含むコンピュータを備えた機器、例えばパーソナル
コンピュータ、ＰＯＳ（ポイント・オブ・セールス）端
末、キャッシュレジスタ等の機器は、様々な論理演算を
実行するための加算器を有する。
トを含むコンピュータを備えた機器、例えばパーソナル
コンピュータ、ＰＯＳ（ポイント・オブ・セールス）端
末、キャッシュレジスタ等の機器は、様々な論理演算を
実行するための加算器を有する。
【０００３】
【発明が解決しようとする課題】ビット信号処理の高速
化にともない、加算器のゲート段数が増加し、このため
に発生する信号の遅延により、安定した加算を実行する
ことが難しくなってきている。本発明は、このような問
題を解消し、ゲート段数の増加に伴う信号の遅延が発生
しても安定した加算を実行できる加算器を提供すること
にある。
化にともない、加算器のゲート段数が増加し、このため
に発生する信号の遅延により、安定した加算を実行する
ことが難しくなってきている。本発明は、このような問
題を解消し、ゲート段数の増加に伴う信号の遅延が発生
しても安定した加算を実行できる加算器を提供すること
にある。
【０００４】
【課題を解決するための手段】本発明の加算器は、前記
目的を達成するために、複数の２値ビットで表される演
算数と被演算数とが入力されたときに該演算数及び被演
算数をそれぞれ所定数（２以上の整数）のビット毎に分
割する手段と、分割されたビット毎に並列加算を実行す
る手段とを備えており、該並列加算を実行する手段は、
３値以上の多値ビットで表される演算数と被演算数とが
入力されたとき該演算数及び被演算数を各ビット毎に加
算するように構成されていることを特徴とする。
目的を達成するために、複数の２値ビットで表される演
算数と被演算数とが入力されたときに該演算数及び被演
算数をそれぞれ所定数（２以上の整数）のビット毎に分
割する手段と、分割されたビット毎に並列加算を実行す
る手段とを備えており、該並列加算を実行する手段は、
３値以上の多値ビットで表される演算数と被演算数とが
入力されたとき該演算数及び被演算数を各ビット毎に加
算するように構成されていることを特徴とする。
【０００５】
【作用】上記加算器は、２値ビットからなる演算数及び
被演算数が入力されると、例えば、これらをそれぞれ２
ビット毎に区切って２ビット並列加算を実行し、キャリ
ー及び加算結果を出力する。多値ビット、例えば４値ビ
ットの演算数及び被演算数が入力されると、これらは２
値ビットの形状に変換され、同様に並列加算される。従
って、この場合、桁上げ処理の回数を従来の加算器に比
べ半分にすることができるので、演算速度を低下させる
ことなくクロック周波数を１／２にすることができる。
被演算数が入力されると、例えば、これらをそれぞれ２
ビット毎に区切って２ビット並列加算を実行し、キャリ
ー及び加算結果を出力する。多値ビット、例えば４値ビ
ットの演算数及び被演算数が入力されると、これらは２
値ビットの形状に変換され、同様に並列加算される。従
って、この場合、桁上げ処理の回数を従来の加算器に比
べ半分にすることができるので、演算速度を低下させる
ことなくクロック周波数を１／２にすることができる。
【０００６】
【実施例】以下に、本発明の第１の実施例として図２に
示すレジスタ１０、１１に夫々格納された２ｎビットの
語X 及びY を加算する２ビット並列直列型加算器につい
て説明する。同図においてX1及びY1はレジスタから順次
出力されるビットデータを示し、X2及びY2はビットX1、
Y1より１ビット前のビットデータを示す。
示すレジスタ１０、１１に夫々格納された２ｎビットの
語X 及びY を加算する２ビット並列直列型加算器につい
て説明する。同図においてX1及びY1はレジスタから順次
出力されるビットデータを示し、X2及びY2はビットX1、
Y1より１ビット前のビットデータを示す。
【０００７】X1、X2及びY1、Y2は、インバータ、ＡＮＤ
回路及びＯＲ回路から構成される図３に示した２値−４
値変換回路により夫々４値のデータＸ及びＹに変換され
る。記号∧は４値のＡＮＤ回路を表し、記号∨は４値の
ＯＲ回路を表す。この２値−４値変換回路は以下の論理
式を実行する。
回路及びＯＲ回路から構成される図３に示した２値−４
値変換回路により夫々４値のデータＸ及びＹに変換され
る。記号∧は４値のＡＮＤ回路を表し、記号∨は４値の
ＯＲ回路を表す。この２値−４値変換回路は以下の論理
式を実行する。
【０００８】
【数１】
【０００９】２値ビットデータX1、X2と４値ビットデー
タＸとの対応及び２値ビットデータY1、Y2と４値ビット
データＹとの対応を表１に示す。
タＸとの対応及び２値ビットデータY1、Y2と４値ビット
データＹとの対応を表１に示す。
【００１０】
【表１】
【００１１】なお、４値論理でなく２値論理を用いる場
合には、図３の２値−４値変換回路に代えて、図４に示
す２値入力回路を使用することができる。
合には、図３の２値−４値変換回路に代えて、図４に示
す２値入力回路を使用することができる。
【００１２】今、Ｘ0 、Ｘ1/3 、Ｘ2/3 、Ｘ1 を、４値
ビットデータＸが０、１／３、２／３、１の場合夫々１
となりその他の場合に０となるビットとし、Ｙ0 、Ｙ
1/3 、Ｙ2/3 、Ｙ1 を、４値ビットデータＹが０、１／
３、２／３、１の場合夫々１となりその他の場合に０と
なるビットとする。このとき、ＸとＹとの加算結果は、
下位からのキャリー（桁上げ）出力Ｃがない場合には図
５に、また下位からのキャリー出力Ｃがある場合には図
６に示したように夫々図式的に表すことができる。図５
及び６において“１”は「０１」、“２”は「１０」、
“３”は「１１」を夫々表す。
ビットデータＸが０、１／３、２／３、１の場合夫々１
となりその他の場合に０となるビットとし、Ｙ0 、Ｙ
1/3 、Ｙ2/3 、Ｙ1 を、４値ビットデータＹが０、１／
３、２／３、１の場合夫々１となりその他の場合に０と
なるビットとする。このとき、ＸとＹとの加算結果は、
下位からのキャリー（桁上げ）出力Ｃがない場合には図
５に、また下位からのキャリー出力Ｃがある場合には図
６に示したように夫々図式的に表すことができる。図５
及び６において“１”は「０１」、“２”は「１０」、
“３”は「１１」を夫々表す。
【００１３】また、キャリー出力は、下位からのキャリ
ー出力Ｃがない場合には図７に、また下位からのキャリ
ー出力Ｃがある場合には図８に示したように夫々図式的
に表すことができる。従って上位へのキャリー出力Ｃは
以下の論理式で示される。
ー出力Ｃがない場合には図７に、また下位からのキャリ
ー出力Ｃがある場合には図８に示したように夫々図式的
に表すことができる。従って上位へのキャリー出力Ｃは
以下の論理式で示される。
【００１４】
【数２】
【００１５】また、ＸとＹとの加算結果を２値の２ビッ
トで表す場合、その下位ビットＺ１および上位ビットＺ
２を以下の論理式で表すことができる。
トで表す場合、その下位ビットＺ１および上位ビットＺ
２を以下の論理式で表すことができる。
【００１６】
【数３】
【００１７】上記の加算方式では、２ビット毎に並列に
時間ｔ2i-1（i ＝1,2,3,…）で加算されるので、
（３）、（４）、（５）式においてｔ2i-1が掛合わされ
ている。また、キャリー出力Ｃは時間ｔ2iにおいて発生
し、次の時間ｔ2i-1で加算されるので、（３）式におい
てＣｔ2iが追加されている。加算出力Ｚは、上記Ｚ２を
１ビット遅延させ、これをＺ１に加算することにより得
られる。
時間ｔ2i-1（i ＝1,2,3,…）で加算されるので、
（３）、（４）、（５）式においてｔ2i-1が掛合わされ
ている。また、キャリー出力Ｃは時間ｔ2iにおいて発生
し、次の時間ｔ2i-1で加算されるので、（３）式におい
てＣｔ2iが追加されている。加算出力Ｚは、上記Ｚ２を
１ビット遅延させ、これをＺ１に加算することにより得
られる。
【００１８】上述の２ビット並列直列型加算器の回路図
を図１に示す。同図において１２は等値回路部であり、
Ｘが０、１／３、２／３、１のときＸ0 、Ｘ1/3 、Ｘ
2/3 、またはＸ1 がそれぞれ１を出力し、Ｙが０、１／
３、２／３、１のときＹ0 、Ｙ1/3 、Ｙ2/3 、またはＹ
1 がそれぞれ１を出力する。等値回路部から出力される
データは、ＡＮＤ回路部１３、ＯＲ回路部１４、ＡＮＤ
回路部１５を経てＯＲ回路１６からＺ１が出力され、Ｏ
Ｒ回路１７からＺ２が出力される。ＯＲ回路１９にはＺ
１及び遅延回路１８により１ビット遅延されたＺ２の他
に、ＡＮＤ回路２４から時間ｔ2n+1とキャリー出力Ｃと
の論理積が入力される。ＯＲ回路１９の出力に加算結果
Ｚが得られる。ＡＮＤ回路２４は、時間ｔ2n+1でキャリ
ーが生じた場合、即ち最上位ビットの並列加算でキャリ
ーが生じた場合にこれをＺ１とＺ２との論理和に加算す
るためのものである。
を図１に示す。同図において１２は等値回路部であり、
Ｘが０、１／３、２／３、１のときＸ0 、Ｘ1/3 、Ｘ
2/3 、またはＸ1 がそれぞれ１を出力し、Ｙが０、１／
３、２／３、１のときＹ0 、Ｙ1/3 、Ｙ2/3 、またはＹ
1 がそれぞれ１を出力する。等値回路部から出力される
データは、ＡＮＤ回路部１３、ＯＲ回路部１４、ＡＮＤ
回路部１５を経てＯＲ回路１６からＺ１が出力され、Ｏ
Ｒ回路１７からＺ２が出力される。ＯＲ回路１９にはＺ
１及び遅延回路１８により１ビット遅延されたＺ２の他
に、ＡＮＤ回路２４から時間ｔ2n+1とキャリー出力Ｃと
の論理積が入力される。ＯＲ回路１９の出力に加算結果
Ｚが得られる。ＡＮＤ回路２４は、時間ｔ2n+1でキャリ
ーが生じた場合、即ち最上位ビットの並列加算でキャリ
ーが生じた場合にこれをＺ１とＺ２との論理和に加算す
るためのものである。
【００１９】ＯＲ回路２０には、ＡＮＤ回路部１５から
のデータが入力され、更にＡＮＤ回路２３から時間ｔ2i
と下位からのキャリー出力との論理積が入力される。Ｏ
Ｒ回路２０の出力は遅延回路２１により１ビット遅延さ
れてキャリー出力Ｃとして、更に、インバータ２２によ
り反転されてキャリー反転出力としてＡＮＤ回路部１５
に夫々供給される。図９に上記加算器における各信号の
波形の一例を示す。図中の斜線部が、作り出された時間
的余裕を示している。
のデータが入力され、更にＡＮＤ回路２３から時間ｔ2i
と下位からのキャリー出力との論理積が入力される。Ｏ
Ｒ回路２０の出力は遅延回路２１により１ビット遅延さ
れてキャリー出力Ｃとして、更に、インバータ２２によ
り反転されてキャリー反転出力としてＡＮＤ回路部１５
に夫々供給される。図９に上記加算器における各信号の
波形の一例を示す。図中の斜線部が、作り出された時間
的余裕を示している。
【００２０】次に本発明の第２の実施例として、完全２
ビット並列直列型加算器について説明する。前述の第１
の実施例の加算器は、語長が２ｎビットである２つの語
を加算する場合、その計算時間は従来の加算器と同じく
２ｎビットタイムであるが、２φの間に１回の加算を実
行すればよいことから、時間的余裕が生じ、信頼性を向
上させている。これに対し、第２の実施例の加算器は、
計算時間がｎビットタイム、即ち計算時間が従来の半分
であるような加算器である。
ビット並列直列型加算器について説明する。前述の第１
の実施例の加算器は、語長が２ｎビットである２つの語
を加算する場合、その計算時間は従来の加算器と同じく
２ｎビットタイムであるが、２φの間に１回の加算を実
行すればよいことから、時間的余裕が生じ、信頼性を向
上させている。これに対し、第２の実施例の加算器は、
計算時間がｎビットタイム、即ち計算時間が従来の半分
であるような加算器である。
【００２１】第２の実施例の加算器は、２ｎビットの語
X （X1, X2, …,X2n）を、その奇数ビットからなるｎビ
ットの語（X1,X3, …,X2n-1）、及び偶数ビットからな
るｎビットの語（X2, X4, …,X2n）に分離するＸレジス
タ変換部と、２ｎビットの語Y （Y1, Y2, …,Y2n）を、
その奇数ビットからなるｎビットの語（Y1, Y3, …,Y2n
-1）、及び偶数ビットからなるｎビットの語（Y2, Y4,
…,Y2n）に分離するＹレジスタ変換部とを含む。
X （X1, X2, …,X2n）を、その奇数ビットからなるｎビ
ットの語（X1,X3, …,X2n-1）、及び偶数ビットからな
るｎビットの語（X2, X4, …,X2n）に分離するＸレジス
タ変換部と、２ｎビットの語Y （Y1, Y2, …,Y2n）を、
その奇数ビットからなるｎビットの語（Y1, Y3, …,Y2n
-1）、及び偶数ビットからなるｎビットの語（Y2, Y4,
…,Y2n）に分離するＹレジスタ変換部とを含む。
【００２２】図１１にＸレジスタ変換部の構成を示す。
同図に示すように、Ｘレジスタ変換部は、語X を格納す
るレジスタ３０、時間ｔ2i-1およびレジスタ３０の出力
を受け取るＡＮＤ回路３３、時間ｔ2i-1およびレジスタ
３０から１ビット前の出力を受け取るＡＮＤ回路３４、
ＡＮＤ回路３３の出力及びＡＮＤ回路３６の出力を受け
取るＯＲ回路３５、ＡＮＤ回路３４の出力及びＡＮＤ回
路３８の出力を受け取るＯＲ回路３７、ＯＲ回路３５の
出力に接続されたレジスタ３１、ＯＲ回路３７の出力に
接続されたレジスタ３２からなる。ＡＮＤ回路３６、３
８の各一方の入力には時間ｔ2iが供給され、他方の入力
にはレジスタ３１に前回入力されたデータが供給され
る。レジスタ３１にはｎビットの語（X1, X3, …,X2n-
1）が格納され、レジスタ３２にはｎビットの語（X2, X
4, …,X2n）が格納される。
同図に示すように、Ｘレジスタ変換部は、語X を格納す
るレジスタ３０、時間ｔ2i-1およびレジスタ３０の出力
を受け取るＡＮＤ回路３３、時間ｔ2i-1およびレジスタ
３０から１ビット前の出力を受け取るＡＮＤ回路３４、
ＡＮＤ回路３３の出力及びＡＮＤ回路３６の出力を受け
取るＯＲ回路３５、ＡＮＤ回路３４の出力及びＡＮＤ回
路３８の出力を受け取るＯＲ回路３７、ＯＲ回路３５の
出力に接続されたレジスタ３１、ＯＲ回路３７の出力に
接続されたレジスタ３２からなる。ＡＮＤ回路３６、３
８の各一方の入力には時間ｔ2iが供給され、他方の入力
にはレジスタ３１に前回入力されたデータが供給され
る。レジスタ３１にはｎビットの語（X1, X3, …,X2n-
1）が格納され、レジスタ３２にはｎビットの語（X2, X
4, …,X2n）が格納される。
【００２３】図１２にＹレジスタ変換部の構成を示す。
同図に示すようにＹレジスタ変換部は、Ｘレジスタ変換
部と同じ構成を有しており、レジスタ４０に格納された
２ｎビットの語は、ｎビットの語（Y1, Y3, …,Y2n-1）
及びｎビットの語（Y2, Y4,…,Y2n）に分離され、レジ
スタ４１及び４２に夫々格納される。
同図に示すようにＹレジスタ変換部は、Ｘレジスタ変換
部と同じ構成を有しており、レジスタ４０に格納された
２ｎビットの語は、ｎビットの語（Y1, Y3, …,Y2n-1）
及びｎビットの語（Y2, Y4,…,Y2n）に分離され、レジ
スタ４１及び４２に夫々格納される。
【００２４】レジスタ３１、３２、４１、４２からのシ
リアル出力Ｘ１、Ｘ２、Ｙ１、Ｙ２は図１３に示す２値
−４値変換回路に入力される。４値論理を用いない場合
は図１４に示す２値入力回路を使用する。２値−４値変
換回路の出力Ｘ及びＹは図１０に示す加算回路により加
算され、加算結果Ｚ´及びキャリー出力Ｃ´が得られ
る。この加算回路は、時間ｔi-1 においてキャリーが発
生し、次の時間ｔi での加算入力に加算されるので、キ
ャリー出力を発生する部分が図１の加算回路と異なって
いる。
リアル出力Ｘ１、Ｘ２、Ｙ１、Ｙ２は図１３に示す２値
−４値変換回路に入力される。４値論理を用いない場合
は図１４に示す２値入力回路を使用する。２値−４値変
換回路の出力Ｘ及びＹは図１０に示す加算回路により加
算され、加算結果Ｚ´及びキャリー出力Ｃ´が得られ
る。この加算回路は、時間ｔi-1 においてキャリーが発
生し、次の時間ｔi での加算入力に加算されるので、キ
ャリー出力を発生する部分が図１の加算回路と異なって
いる。
【００２５】次に本発明の第３の実施例である完全２ビ
ット並列全ビット並列型加算器について説明する。この
加算器は、図１５に示すように、２ｎビットの語X （X
1, X2, …,X2n）と２ｎビットの語Y （Y1, Y2, …,Y2
n）とを２ビット単位で全ビット並列に加算するために
ｎ個の加算回路を備えている。語X 及びY の各ビットの
データは、ＡＮＤ回路、ＯＲ回路、１ビット遅延回路か
らなる図１６に示した回路により、加算演算中、保持さ
れる。
ット並列全ビット並列型加算器について説明する。この
加算器は、図１５に示すように、２ｎビットの語X （X
1, X2, …,X2n）と２ｎビットの語Y （Y1, Y2, …,Y2
n）とを２ビット単位で全ビット並列に加算するために
ｎ個の加算回路を備えている。語X 及びY の各ビットの
データは、ＡＮＤ回路、ＯＲ回路、１ビット遅延回路か
らなる図１６に示した回路により、加算演算中、保持さ
れる。
【００２６】加算回路を図１７に示す。同図に示すよう
に最上位ビットの加算でキャリーが発生する場合がある
ので、キャリー出力Ｃn が加算結果をＺ2i-1を出力する
ＯＲ回路に入力されている。また同図においてＣ´i-1
は前段からのキャリー出力であり、Ｃ´i は次段のキャ
リー入力である。
に最上位ビットの加算でキャリーが発生する場合がある
ので、キャリー出力Ｃn が加算結果をＺ2i-1を出力する
ＯＲ回路に入力されている。また同図においてＣ´i-1
は前段からのキャリー出力であり、Ｃ´i は次段のキャ
リー入力である。
【００２７】４値論理を用いる場合は、各加算回路は、
図１８に示す４値−２値変換回路を備え、２値論理を用
いる場合は図１９に示す２値入力回路を備える。上記の
加算器は、４値論理及び２値論理のいずれでも共通に用
いることが可能である。また、４値論理と２値論理の組
み合わせを用いることも可能である。４値論理を用いれ
ば、信号数を半分にできるので加算器をＬＳＩとして実
現する場合に有利である。
図１８に示す４値−２値変換回路を備え、２値論理を用
いる場合は図１９に示す２値入力回路を備える。上記の
加算器は、４値論理及び２値論理のいずれでも共通に用
いることが可能である。また、４値論理と２値論理の組
み合わせを用いることも可能である。４値論理を用いれ
ば、信号数を半分にできるので加算器をＬＳＩとして実
現する場合に有利である。
【００２８】以上説明してきた各実施例の加算器は、ｎ
ビット同志の加算を行うとき、桁上げ処理がｎ／２回で
すむ。従って、演算時間が従来の半分のｎ／２ビットタ
イムとなる。即ち、演算速度が従来の加算器の２倍にな
る。また、クロック周波数を半分にすれば、演算速度を
低下させることなく動作の安定性を向上させることがで
きる。
ビット同志の加算を行うとき、桁上げ処理がｎ／２回で
すむ。従って、演算時間が従来の半分のｎ／２ビットタ
イムとなる。即ち、演算速度が従来の加算器の２倍にな
る。また、クロック周波数を半分にすれば、演算速度を
低下させることなく動作の安定性を向上させることがで
きる。
【００２９】更に、例えば４ビット単位（即ち１６値を
用いて）並列加算演算を実行するように構成すれば、桁
上げ処理がｎ／４回ですむので、加算速度を従来の４倍
にすることができる。同様に、３ビット単位（即ち８値
を用いて）並列加算演算を実行するように構成すれば、
桁上げ処理がｎ／３回ですむので、加算速度を従来の３
倍にすることができる。
用いて）並列加算演算を実行するように構成すれば、桁
上げ処理がｎ／４回ですむので、加算速度を従来の４倍
にすることができる。同様に、３ビット単位（即ち８値
を用いて）並列加算演算を実行するように構成すれば、
桁上げ処理がｎ／３回ですむので、加算速度を従来の３
倍にすることができる。
【００３０】Ｎ（Ｎ＝２m ）値のｎビット信号の並列加
算を実行するのに要する最大演算時間Ｔ（ビットタイ
ム）は、Ｔ≒ｎ／ｍ≒ｎｌｏｇ２／ｌｏｇＮで表され
る。この関係を図２０に示す。同図から分かるように、
多値になるほど演算時間が短くなり演算が高速化される
が、回路規模も大きくなることを考えると、４値が実用
的である。尚、演算数の補数を加算するようにすれば、
本発明の加算器を減算器として使用することもできる。
算を実行するのに要する最大演算時間Ｔ（ビットタイ
ム）は、Ｔ≒ｎ／ｍ≒ｎｌｏｇ２／ｌｏｇＮで表され
る。この関係を図２０に示す。同図から分かるように、
多値になるほど演算時間が短くなり演算が高速化される
が、回路規模も大きくなることを考えると、４値が実用
的である。尚、演算数の補数を加算するようにすれば、
本発明の加算器を減算器として使用することもできる。
【００３１】
【発明の効果】本発明の加算器は、複数の２値ビットで
表される演算数と被演算数とが入力されたときに該演算
数及び被演算数をそれぞれ所定数（２以上の整数）のビ
ット毎に分割する手段と、分割されたビット毎に並列加
算を実行する手段とを備えており、該並列加算を実行す
る手段は、３値以上の多値ビットで表される演算数と被
演算数とが入力されたとき該演算数及び被演算数を各ビ
ット毎に加算するように構成されているので、演算速度
を低下させることなくクロック周波数を低下させること
が可能であり、動作安定性を向上させることができる。
また、クロック周波数を変えなければ、演算速度が速く
なる。更に２値信号加算器及び４値信号等の多値信号加
算器のいずれとしても使用可能である。
表される演算数と被演算数とが入力されたときに該演算
数及び被演算数をそれぞれ所定数（２以上の整数）のビ
ット毎に分割する手段と、分割されたビット毎に並列加
算を実行する手段とを備えており、該並列加算を実行す
る手段は、３値以上の多値ビットで表される演算数と被
演算数とが入力されたとき該演算数及び被演算数を各ビ
ット毎に加算するように構成されているので、演算速度
を低下させることなくクロック周波数を低下させること
が可能であり、動作安定性を向上させることができる。
また、クロック周波数を変えなければ、演算速度が速く
なる。更に２値信号加算器及び４値信号等の多値信号加
算器のいずれとしても使用可能である。
【図１】本発明の第１の実施例の加算器の加算回路の回
路図である。
路図である。
【図２】図１の加算器の加算すべき語を格納するレジス
タを示す図である。
タを示す図である。
【図３】図１の加算器の２値−４値変換回路の回路図で
ある。
ある。
【図４】図１の加算器の２値入力回路の回路図である。
【図５】図１の加算器の加算結果を図式的に示す図であ
る。
る。
【図６】図１の加算器の加算結果を図式的に示す図であ
る。
る。
【図７】図１の加算器のキャリー出力を図式的に示す図
である。
である。
【図８】図１の加算器のキャリー出力を図式的に示す図
である。
である。
【図９】図１の加算器における信号の波形図である。
【図１０】本発明の第２の実施例の加算器の加算回路の
回路図である。
回路図である。
【図１１】図１０の加算器のレジスタ変換回路の回路図
である。
である。
【図１２】図１０の加算器のレジスタ変換回路の回路図
である。
である。
【図１３】図１０の加算器の２値−４値変換回路の回路
図である。
図である。
【図１４】図１０の加算器の２値入力回路の回路図であ
る。
る。
【図１５】本発明の第３の実施例の加算器の構成図であ
る。
る。
【図１６】図１５の加算器のデータ保持回路の回路図で
ある。
ある。
【図１７】図１５の加算器の加算回路の回路図である。
【図１８】図１５の加算器の２値−４値変換回路の回路
図である。
図である。
【図１９】図１５の加算器の２値入力回路の回路図であ
る。
る。
【図２０】ｎビット信号の並列加算時間がその多値の値
Ｎによってどのように変化するかを示すグラフである。
Ｎによってどのように変化するかを示すグラフである。
１０、１１、３０、３１、３２、４０、４１、４２ レ
ジスタ １２ 等値回路部 １３、１５ ＡＮＤ回路部 １４ ＯＲ回路部 １８、２１、 １ビット遅延回路
ジスタ １２ 等値回路部 １３、１５ ＡＮＤ回路部 １４ ＯＲ回路部 １８、２１、 １ビット遅延回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１１月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】Ｎ（Ｎ＝２m ）値のｎビット信号の並列加
算を実行するのに要する最大演算時間Ｔ（ビットタイ
ム）は、Ｔ≒ｎ／ｍ≒ｎｌｏｇ２／ｌｏｇＮで表され
る。この関係を図２０に示す。同図から分かるように、
多値になるほど演算時間が短くなり演算が高速化される
が、回路規模も大きくなることを考えると、４値が実用
的である。尚、演算数の補数を加算するようにすれば、
本発明の加算器を減算器として使用することもできる。
尚、本発明の加算器は、固定小数点演算及び浮動小数点
演算の両方に適応可能である。浮動小数点演算を実行す
る場合には、通常行われている以下のような前処理を行
うようにすればよい。即ち、非演算数がＡレジスタに、
演算数がＢレジスタに格納されており、非演算数、演算
数の仮数部をそれぞれＡ，Ｂとし、指数部をそれぞれ
ａ，ｂとすると（仮数部Ａ，ＢはそれぞれＡレジスタ、
Ｂレジスタの最上位桁から入力されるものとする）、加
算を開始する前に、次のような前処理を行う。ａ＞ｂの
ときはａ＝ｂとなるまでレジスタＢの内容を右シフト
し、ａ＜ｂのときはａ＝ｂとなるまでレジスタＡの内容
を右シフトする。ａ＝ｂになれば、仮数部ＡとＢとの加
算を実行する。減算を行う場合には、補数処理により、
（４−Ｂ）または（４−Ａ）を求めてから、Ａと（４−
Ｂ）との加算またはＢと（４−Ａ）との加算を実行し、
さらに得られた仮数部の符号を決定する。また、ａ＞ｂ
のときはａの符号が演算結果の指数部の符号となり、ａ
＜ｂのときはｂの符号が演算結果の指数部の符号とな
る。尚、本実施例と同様の手法で減算器を構成して、補
数処理を行うことなく減算を実行することが可能であ
る。固定小数点演算の場合にも、以上の前処理と同様の
処理が加算の前に行われる。
算を実行するのに要する最大演算時間Ｔ（ビットタイ
ム）は、Ｔ≒ｎ／ｍ≒ｎｌｏｇ２／ｌｏｇＮで表され
る。この関係を図２０に示す。同図から分かるように、
多値になるほど演算時間が短くなり演算が高速化される
が、回路規模も大きくなることを考えると、４値が実用
的である。尚、演算数の補数を加算するようにすれば、
本発明の加算器を減算器として使用することもできる。
尚、本発明の加算器は、固定小数点演算及び浮動小数点
演算の両方に適応可能である。浮動小数点演算を実行す
る場合には、通常行われている以下のような前処理を行
うようにすればよい。即ち、非演算数がＡレジスタに、
演算数がＢレジスタに格納されており、非演算数、演算
数の仮数部をそれぞれＡ，Ｂとし、指数部をそれぞれ
ａ，ｂとすると（仮数部Ａ，ＢはそれぞれＡレジスタ、
Ｂレジスタの最上位桁から入力されるものとする）、加
算を開始する前に、次のような前処理を行う。ａ＞ｂの
ときはａ＝ｂとなるまでレジスタＢの内容を右シフト
し、ａ＜ｂのときはａ＝ｂとなるまでレジスタＡの内容
を右シフトする。ａ＝ｂになれば、仮数部ＡとＢとの加
算を実行する。減算を行う場合には、補数処理により、
（４−Ｂ）または（４−Ａ）を求めてから、Ａと（４−
Ｂ）との加算またはＢと（４−Ａ）との加算を実行し、
さらに得られた仮数部の符号を決定する。また、ａ＞ｂ
のときはａの符号が演算結果の指数部の符号となり、ａ
＜ｂのときはｂの符号が演算結果の指数部の符号とな
る。尚、本実施例と同様の手法で減算器を構成して、補
数処理を行うことなく減算を実行することが可能であ
る。固定小数点演算の場合にも、以上の前処理と同様の
処理が加算の前に行われる。
Claims (1)
- 【請求項１】 複数の２値ビットで表される演算数と被
演算数とが入力されたときに該演算数及び被演算数をそ
れぞれ所定数（２以上の整数）のビット毎に分割する手
段と、分割されたビット毎に並列加算を実行する手段と
を備えており、該並列加算を実行する手段は、３値以上
の多値ビットで表される演算数と被演算数とが入力され
たとき該演算数及び被演算数を各ビット毎に加算するよ
うに構成されていることを特徴とする加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233219A JPH0573269A (ja) | 1991-09-12 | 1991-09-12 | 加算器 |
| US07/903,331 US5299145A (en) | 1991-09-12 | 1992-06-24 | Adder for reducing carry processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233219A JPH0573269A (ja) | 1991-09-12 | 1991-09-12 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573269A true JPH0573269A (ja) | 1993-03-26 |
Family
ID=16951629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3233219A Pending JPH0573269A (ja) | 1991-09-12 | 1991-09-12 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5299145A (ja) |
| JP (1) | JPH0573269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463573A (en) * | 1992-11-18 | 1995-10-31 | Sharp Kabushiki Kaisha | Multivalued subtracter having capability of sharing plural multivalued signals |
| US5467298A (en) * | 1992-11-26 | 1995-11-14 | Sharp Kabushiki Kaisha | Multivalued adder having capability of sharing plural multivalued signals |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438533A (en) * | 1992-10-28 | 1995-08-01 | Sharp Kabushiki Kaisha | Multivalued multiplier for binary and multivalued logic data |
| US5524088A (en) * | 1993-06-30 | 1996-06-04 | Sharp Kabushiki Kaisha | Multi-functional operating circuit providing capability of freely combining operating functions |
| US6055557A (en) * | 1997-01-08 | 2000-04-25 | International Business Machines Corp. | Adder circuit and method therefor |
| US6301600B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for dynamic partitionable saturating adder/subtractor |
| US6301597B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for saturation in an N-NARY adder/subtractor |
| US6272514B1 (en) * | 1997-11-18 | 2001-08-07 | Intrinsity, Inc. | Method and apparatus for interruption of carry propagation on partition boundaries |
| US6269387B1 (en) * | 1997-12-11 | 2001-07-31 | Intrinsity, Inc. | Method and apparatus for 3-stage 32-bit adder/subtractor |
| US6334136B1 (en) * | 1997-12-11 | 2001-12-25 | Intrinsity, Inc. | Dynamic 3-level partial result merge adder |
| US6275840B1 (en) * | 1998-12-10 | 2001-08-14 | Intel Corporation | Fast overflow detection in decoded bit-vector addition |
| JP2003058364A (ja) * | 2001-08-20 | 2003-02-28 | Hiroshi Fukuda | 多信号の方法に於ける加乗算の計算方法、加減乗除用回路と方法、とソフトによる表の加減乗除方法 |
| CN102866875B (zh) * | 2012-10-05 | 2016-03-02 | 刘杰 | 多操作数加法器 |
| CN111857651B (zh) * | 2020-06-16 | 2023-06-16 | 眸芯科技（上海）有限公司 | 用多比特加法器并行进行多个少比特加法的方法及应用 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253135A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 加算器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ198054A (en) * | 1981-08-17 | 1986-05-09 | New Zealand Dev Finance | Polernary logic:multilevel circuits |
| US4914614A (en) * | 1986-03-04 | 1990-04-03 | Omron Tateisi Electronics Co. | Multivalued ALU |
| US4866657A (en) * | 1986-07-18 | 1989-09-12 | Matsushita Electric Industrial Co., Ltd. | Adder circuitry utilizing redundant signed digit operands |
| US4979140A (en) * | 1988-03-31 | 1990-12-18 | Texas Instruments Incorporated | Signed digit adder circuit |
-
1991
- 1991-09-12 JP JP3233219A patent/JPH0573269A/ja active Pending
-
1992
- 1992-06-24 US US07/903,331 patent/US5299145A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253135A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 加算器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463573A (en) * | 1992-11-18 | 1995-10-31 | Sharp Kabushiki Kaisha | Multivalued subtracter having capability of sharing plural multivalued signals |
| US5467298A (en) * | 1992-11-26 | 1995-11-14 | Sharp Kabushiki Kaisha | Multivalued adder having capability of sharing plural multivalued signals |
Also Published As
| Publication number | Publication date |
|---|---|
| US5299145A (en) | 1994-03-29 |
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