JP3456450B2 - 固定小数点乗算器および方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理プロセッ
サ等に用いられる固定小数点乗算器および方法に関し、
特に演算過程における遅延やハードウエアの増加を押さ
えることのできる固定小数点乗算器および方法に関する
ものである。

【０００２】

【従来の技術】固定小数点データの乗算処理や積和演算
処理は、画像処理等を含む信号処理プログラムの中で多
くの演算時間を占めている。従ってプログラム処理の高
速化を低コストで実現するため、乗算処理を高速かつ少
ないハード量で実行する乗算器は、信号処理プロセッサ
だけでなく、近年画像処理を中心とするマルチメディア
処理を頻繁に行うローエンドの汎用プロセッサにおいて
も強く求められている。

【０００３】信号処理プロセッサ等に用いられる高速乗
算方式としては様々な提案がなされているが、２次のＢ
ｏｏｔｈのアルゴリズムと、Ｗａｌｌａｃｅ加算器ツリ
ーによる部分積加算方式の組み合わせが現在最も広く採
用されている（田中，「ＬＳＩ化が進む並列乗算方式に
よる乗算器の回路方式を見る」，日経エレクトロニク
ス，ｐｐ．７６−９０．，１９７８年５月２９日）。こ
の高速乗算方式は、ｎビットの符号つき２進数の乗算に
おいて、Ｂｏｏｔｈのアルゴリズムを適用して、部分積
を（ｎ／２）個に削減し、さらにＷａｌｌａｃｅ加算器
ツリーを用いてキャリー伝播させずに部分積を２個まで
削減することで、部分積加算のハード量を削減するとと
もに乗算処理の高速化を達成できることが特徴である。
Ｗａｌｌａｃｅ加算器ツリーによって２個まで削減され
た部分積を、桁上げ先見加算器等の高速加算器で加算す
ることによって乗算結果が得られる。

【０００４】Ｂｏｏｔｈのアルゴリズムは符号つき乗算
を前提としており、部分積加算時には部分積の符号拡張
を必要とする（ｎビットの乗算では最大（２ｎ−１）ビ
ットに符号拡張）。従って部分積の符号を示す最上位ビ
ットは複数ビットに拡張されるために大きな負荷容量と
なり、乗算速度を低下させる原因となる。この問題は、
各部分積の符号ビットにあらかじめ”１”を加算してお
き、後からこの操作を補正するための「部分積補正値」
を追加の部分積として加算することで解決可能である
（Ｙ．Ｈａｇｉｗａｒａ， ｅｔ． ａｌ．，“Ｆｌｏ
ａｔｉｎｇ Ｐｏｉｎｔ Ｄａｔａｐａｔｈｓ Ｗｉｔ
ｈ Ｏｎ−Ｌｉｎｅ Ｂｕｉｌｔ−ＩｎＳｅｌｆ Ｓｐ
ｅｅｄ Ｔｅｓｔ”， Ｐｒｏｃ． ｏｆ ＩＥＥＥ
ＣＩＣＣ， Ｍａｙ １９９６）。これによって、各部
分積の符号ビットを拡張する必要がなくなり、乗算速度
の劣化を回避するすることができる。

【０００５】また乗算結果のうち必要な精度の結果のみ
を取り出すために丸め処理（１０進数における四捨五
入）が行われる。丸め処理は、乗算結果が正の場合、丸
めの対象となる桁に「丸め補正値」として「１」を加え
た後、この桁以下を切り捨てることで実現できる。丸め
補正値の加算は通常、Ｗａｌｌａｃｅ加算器ツリーによ
る部分積加算の後で行われる。

【０００６】図９に、２個の６ビットの固定小数点乗算
を例にして、以上述べた部分積補正（値）による乗算速
度劣化回避、および丸め補正（値）による丸め処理の様
子を示す。簡単のため部分積を乗数の１ビット毎に生成
した場合について示すが（部分積は６個になる）、２次
のＢｏｏｔｈのアルゴリズムを用いた場合でも同様であ
る。

【０００７】図９（ａ）は、部分積補正も丸め補正も行
わない場合である。各部分積の点線による下線は符号拡
張部分を示す。この方法では、各部分積の符号ビットに
は符号拡張に伴って大きな負荷容量が付加してしまう。
さらに負の部分積は”１”で符号拡張がなされるため、
Ｗａｌｌａｃｅ加算器ツリーを符号拡張部分も加算対象
として構成しなければならならず、ハード量も増大す
る。

【０００８】図９（ｂ）は各部分積の符号ビットに”
１”を加算し、後から部分積補正として、各部分積に加
算したビットをまとめて１個のビット列として１度に減
算することで、図９（ａ）と同じ結果を得ている。この
方法によれば、各部分積の符号ビットへの「１」の加算
は、符号ビットの論理反転で簡単に実現できるので、符
号ビットに大きな負荷容量は付加されない。さらに符号
ビットより上位のビットは部分積の符号によらず「０」
になるので、この部分の加算に対しては加算器を省略で
きる。従って図９（ａ）に比べてＷａｌｌａｃｅ加算器
ツリーのハード量を削減することが可能である。

【０００９】図９（ｃ）は（ｂ）に加えて乗算結果の下
位３桁に対して丸め処理を施した場合を示す。丸めを行
いたい桁のみを「１」にしたビット列を、丸め補正値と
して加算することで簡単に実現できる（乗算結果が正の
場合）。

【００１０】次に、図６を参照して、従来技術による乗
算器の構成を説明する。図６は、部分積補正と丸め補正
を行う従来の乗算器の構成を示すブロック図である。乗
数の各部分ビット列は乗数デコード回路１０１によって
デコードされ、デコード結果が部分積生成回路１０２に
供給される。デコードの方法は乗算アルゴリズムによっ
て一意に決まる。

【００１１】部分積生成回路１０２は、乗数デコード回
路１０１のデコード結果と被乗数から部分積を生成す
る。部分積加算器１０３ａは、部分積生成回路１０２で
生成された部分積と、外部から入力された部分積補正値
をキャリーセーブ方式で加算していき、最終的にキャリ
ー１と和１を出力する。キャリー保存加算器１０４は、
部分積加算器１０３ａの出力であるキャリー１および和
１と、外部から入力された丸め補正値をキャリーセーブ
方式で加算し、キャリー２と和２を出力する。

【００１２】最後にキャリー伝播加算器１０５によって
キャリー２と和２が足し合わされ、乗算結果が出力され
る。部分積補正値は部分積加算器で加算され、丸め補正
値は他の部分（部分加算器とは別に設けられたキャリー
保存加算器）で加算されていることが特徴である。

【００１３】

【発明が解決しようとする課題】先に述べたように、部
分積の符号拡張を省略するためには部分積補正値を追加
の部分積として設ける必要がある。この部分積補正値
と、部分積生成によって得られた部分積を、まとめてＷ
ａｌｌａｃｅ加算器ツリー等の部分積加算器で加算する
場合、乗算精度によってはクリティカルパス上に加算器
が１段増加してしまい、遅延の劣化およびハード量の増
加を招くという問題がある。

【００１４】図１０にその状況を示す（田中、「ＬＳＩ
化が進む並列乗算方式による乗算器の回路方式を見
る」、日経エレクトロニクス、ｐｐ．７６−９０．、１
９７８年５月２９日）。すなわち、乗算精度が３ビッ
ト、４ビット、６ビット、９ビット、１３ビット、１９
ビット、２８ビット、４２ビット、６３ビット、・・・
を超える時点でＷａｌｌａｃｅ加算器ツリーの段数を１
段増やさなければならない。例えば信号処理等でよく用
いられる１６ビット（全加算器段数６）ないし３２ビッ
ト（全加算器段数７）の精度では、約１３％の段数増加
に相当し、加算器の段数が１段増加することによって遅
延時間も増加する。

【００１５】次に、図１０に示す影響を乗算器の回路図
を用いて具体的に説明する。図７は４ビットの固定小数
点乗算器の回路図である。４ビットの乗数Ｙ（ビット毎
にＹ３、Ｙ２、Ｙ１、Ｙ０と図示する）と被乗数Ｘ（ビ
ット毎にＸ３、Ｘ２、Ｘ１、Ｘ０と図示する）から、Ａ
ＮＤゲート９０２で構成される乗数デコード・部分積生
成回路９０１によって、４個の部分積が生成される。こ
れらの部分積は半加算器９０４および全加算器９０５で
構成されるＷａｌｌａｃｅ加算器ツリー９０３で加算さ
れ、加算結果は後続のキャリー保存加算器に与えられ
る。従って、部分積補正を行わない４ビット乗算器で
は、Ｗａｌｌａｃｅ加算器ツリーは２段の加算器で構成
することができる。

【００１６】一方、図８は部分積補正をＷａｌｌａｃｅ
加算器ツリー内で行う場合の一桁分の乗算器の回路図を
示している。部分積補正値をＷａｌｌａｃｅ加算器ツリ
ーで加算する場合は、図７と同じ４ビットの乗算を行う
場合においても、Ｗａｌｌａｃｅ加算器ツリー１００１
は３段の加算器が必要であることがわかる。即ち同じ４
ビットの乗算を行う場合でも、部分積補正をＷａｌｌａ
ｃｅ加算器ツリー内で行う場合には、５ビットまたは６
ビットの乗算を行うのと同じハードウエア量の増加を被
ることになる。

【００１７】本発明はこのような事情に鑑みてなされた
もので、任意の精度の乗算器において、部分積補正によ
る部分積加算部の加算段数、すなわち遅延時間の増加を
伴わない固定小数点乗算器および方法を提供することを
目的とする。

【００１８】

【課題を解決するための手段】請求項１に記載の発明
は、乗数と被乗数から得られる各部分積の同一の重みの
桁どうしを加算して第１の各桁の和と第１の各桁のキャ
リーを生成する演算手段と、前記第１の各桁の和と前記
第１の各桁のキャリー、および、与えられる補正値のビ
ット列を加算して第２の各桁の和と第２の各桁のキャリ
ーを生成するキャリー保存加算器と、前記第２の各桁の
和と前記第２の各桁のキャリーのビット列を加算して乗
算結果を得るキャリー伝播加算手段とを備えたことを特
徴とする。

【００１９】請求項２に記載の発明は、与えられる複数
の補正値から選択された一つの補正値を前記キャリー保
存加算手段に対して与える補正値選択手段をさらに備え
たことを特徴とする。

【００２０】請求項３に記載の発明は、前記補正値は、
複数の丸め補正値または複数の部分積補正値から１つを
選択された値とすることを特徴とする。

【００２１】請求項４に記載の発明は、与えられる複数
の補正値を加算して得られる補正値を前記キャリー保存
加算手段に与える補正値加算手段をさらに備えたことを
特徴とする。

【００２２】請求項５に記載の発明は、前記固定小数点
乗算器は、与えられる第１の補正値群から選択された補
正値を出力する第１の補正値選択手段と、与えられる第
２の補正値群から選択された補正値を出力する第２の補
正値選択手段とをさらに備え、前記補正値加算手段は、
前記第１の補正値選択手段と前記第２の補正値選択手段
の出力値を加算して得られる補正値を前記キャリー保存
加算手段に与えることを特徴とする。

【００２３】請求項６に記載の発明は、前記固定小数点
乗算器は、与えられる複数の丸め補正値群から選択され
たを丸め補正値を出力する補正値セレクタをさらに備
え、前記補正値加算手段は、与えられる部分積補正値と
前記丸め補正値セレクタの出力値をを加算して得られる
補正値を前記キャリー保存加算手段に与えることを特徴
とする。

【００２４】請求項７に記載の発明は、前記演算手段
は、乗数をデコードし部分ビット列を生成するデコード
手段と、前記部分ビット列と被乗数から部分積を生成す
る部分積生成手段と、各部分積の同一の重みの桁どうし
を加算し第１の各桁の和と第１の各桁のキャリーを生成
する部分積加算手段とからなることを特徴とする。

【００２５】請求項８に記載の発明は、乗数と被乗数か
ら得られる各部分積の同一の重みの桁どうしを加算して
第１の各桁の和と第１の各桁のキャリーを生成する演算
処理と、前記第１の各桁の和と前記第１の各桁のキャリ
ー、および、与えられる補正値のビット列を加算して第
２の各桁の和と第２の各桁のキャリーを生成するキャリ
ー保存加算処理と、前記第２の各桁の和と前記第２の各
桁のキャリーのビット列を加算して乗算結果を得るキャ
リー伝播加算処理とを有することを特徴とする。

【００２６】請求項９に記載の発明は、前記固定小数点
乗算方法は、与えられる複数の補正値から選択された一
つの補正値を前記キャリー保存加算処理に対して与える
補正値選択処理をさらに有することを特徴とする。

【００２７】

【発明の実施の形態】以下、本発明の一実施形態による
固定小数点乗算器および方法を図面を参照して説明す
る。 ＜第１の実施の形態＞図１は、同実施形態における固定
小数点乗算器の構成を示すブロック図である。従来技術
の乗算器と同一の部分には同一の符号を付し、その説明
を省略する。乗数デコード回路１０１、部分積生成回路
１０２、部分積加算器１０３、キャリー保存加算器１０
４、キャリー伝播加算器１０５で構成される。乗数の各
部分ビット列は乗数デコード回路１０１によってデコー
ドされ、デコード結果は部分積生成回路１０２に供給さ
れる。デコードの方法は例えば２次のＢｏｏｔｈのアル
ゴリズム等で、乗算アルゴリズムによって一意に決ま
る。

【００２８】部分積生成回路１０２は、乗数デコード回
路１０１のデコード結果と被乗数から部分積を生成す
る。部分積加算器１０３は、部分積生成回路１０２で生
成された部分積をキャリーセーブ方式で加算し、最終的
にキャリー１と和１を出力する。キャリー保存加算器１
０４は、部分積加算器１０３の出力であるキャリー１お
よび和１と、外部から与えられる補正値をキャリーセー
ブ方式で加算し、キャリー２と和２を出力する。ここ
で、加算される補正値は、「部分積補正値」または、
「部分積補正値＋丸め補正値」のいずれかである。最後
にキャリー伝播加算器１０５によってキャリー２と和２
が足し合わされ、乗算結果が出力される。

【００２９】＜第２の実施の形態＞図２は、第２の実施
形態における固定小数点乗算器の構成を示すブロック図
である。図２に示す固定小数点乗算器が図１に示す固定
小数点乗算器と異なる点は、複数の補正値（これを補正
値群という）から一つの補正値を選択する補正値選択手
段２０１を新たに設けた点である。この補正値選択手段
は、外部から与えられる選択制御信号に基づいて、外部
から与えられる補正値群の中から１つの補正値を選択し
て出力するものである。この出力（補正値群の選択結
果）を新たな補正値としてキャリー保存加算器１０４に
与えて、補正または丸め処理を行うものである。補正値
選択手段２０１へ入力される補正値群のそれぞれの補正
値は、前述したように、「部分積補正値」または、「部
分積補正値＋丸め補正値」のいずれかである。

【００３０】このように、複数の補正値からなる補正値
群の中から補正値を選択するようにしたため、この固定
小数点乗算器の用途に応じて、補正値を決定することが
できる。また、補正値群を外部から与えるようにしたた
め、任意の補正値を用いることができる。例えば、下位
３桁を丸める場合の補正値は「０．００・・・０１０
０」とする必要があるが、下位４桁の場合の補正値は
「０．００・・・０１０００」とする必要がある。

【００３１】このように、どの桁から下を丸めるかによ
って補正値の値は異なるので、これらの補正値を補正値
群として予め用意しておけば、用途に応じて補正値を変
更して与える必要がなくなる。さらに、補正値群の中か
ら１つの補正値を選択するのを選択制御信号を外部から
与えるようにしたため、乗算の動作を行う度に補正値を
リアルタイムで変更することができる。

【００３２】＜第３の実施の形態＞図３は、第３の実施
形態における固定小数点乗算器の構成を示すブロック図
である。図３に示す固定小数点乗算器が図２に示す固定
小数点乗算器と異なる点は、図２に示す補正値選択手段
２０１に換えて、補正値加算手段３０１を設けた点であ
る。この補正値加算手段３０１は、外部から与えられる
補正値群のそれぞれを予め加算してからその結果を出力
するものである。この出力（補正値群の加算結果）を新
たな補正値としてキャリー保存加算器１０４に与えるこ
とによって補正を行うものである。

【００３３】補正値加算手段３０１へ入力される補正値
群のそれぞれの補正値は、「部分積補正値」と「丸め補
正値」である。そして、乗算処理と並行して「部分積補
正値」と「丸め補正値」との加算処理を予め行い、複数
の補正値を１つの補正値にまとめ、この補正値をキャリ
ー保存加算器において、加算することによって、乗算器
内の論理段数の増加をさけることができる。

【００３４】＜第４の実施の形態＞図４は、第４の実施
形態における固定小数点乗算器の構成を示すブロック図
である。図４に示す固定小数点乗算器が図１に示す固定
小数点乗算器と異なる点は、外部から入力される補正値
群１、および補正値群２からそれぞれ一つの補正値を選
択する補正値選択手段４０１、および補正値選択手段４
０２を設け、さらにその出力を加算する補正値加算手段
４０３を設けた点である。

【００３５】図４に示すように、補正値選択手段４０
１、４０２を設けることによって、性格の異なる補正値
をそれぞれ選択することができるようになる。例えば、
補正値選択手段４０１には、丸め処理を行う桁毎の丸め
補正値を補正値群１として入力し、補正値選択手段４０
２には、部分積補正処理を行う補正値を補正値群２とし
て入力して、これらをそれぞれ選択制御信号１及び選択
制御信号２によって選択するようにする。これらの選択
制御信号１、２によって、選択された２つ補正値は補正
値加算手段４０３によって加算され、この出力が新たな
補正値として、キャリー保存加算器１０４に与えられる
ことによって乗算結果の補正処理が行われる。このよう
にすることによって、性格の異なる補正値を異なる選択
制御信号によって選択を行うことが可能になる。

【００３６】＜第５の実施の形態＞図５は、第５の実施
形態における固定小数点乗算器の構成を示すブロック図
である。図５に示す固定小数点乗算器が図１に示す固定
小数点乗算器と異なる点は、補正値セレクタ５０６及び
補正値減算器５０７を新たに設けた点である。図５に示
す固定小数点乗算器は、乗数デコード回路１０１、部分
積生成回路１０２、部分積加算器１０３、キャリー保存
加算器１０４、キャリー伝播加算器１０５、補正値セレ
クタ５０６、補正値減算器５０７で構成される。

【００３７】次に、図５に示す固定小数点乗算器の動作
を説明する。乗数デコード回路１０１は、外部から与え
られた乗数の部分ビット列をデコードし、そのデコード
結果を部分積生成回路１０２に供給する。部分積生成回
路１０２は乗数デコード回路１０１から受け取ったデコ
ード結果と外部から与えられた被乗数とから部分積を生
成し、出力する。この部分積は、部分積加算器１０３へ
供給される。部分積加算器１０３はキャリー保存加算に
よって、入力された部分積をキャリー１および和１の２
個になるまで削減する。

【００３８】一方、任意桁の丸め処理を行うために、外
部から複数の丸め補正値（これを丸め補正値群という）
が与えられ、この補正値群は補正値セレクタ５０６へ入
力される。また、これらの補正値群は外部から補正値セ
レクタ５０６に対して供給される選択制御信号に従い、
補正値セレクタ５０６に対して入力された補正値群の中
から所望の丸め補正値が一つ選択される。選択された丸
め補正値は、補正値減算器５０７へ入力され、この丸め
補正値は外部から与えられる部分積補正値で減じられ、
新たな補正値としてキャリー保存加算器１０４に供給さ
れる。

【００３９】キャリー保存加算器１０４は、部分積加算
器１０３によって生成されたキャリー１、和１及び新た
に補正値減算器５０７によって生成された補正値をキャ
リー保存方式で加算し、キャリー２と和２を生成する。
最後にキャリー伝播加算器１０５は、キャリー２と和２
をキャリー伝播方式で加算して乗算結果を出力する。こ
のような動作によって、固定小数点乗算器において、部
分積補正と任意の桁の丸め処理を行うことができる。

【００４０】なお、図２、３、４、５に示す補正値群
は、乗算器内部に予め記憶されていてもよいし、初期状
態において、乗算器内部に書き込まれるようにしてもよ
い。さらに乗数及び被乗数を乗算器に対して与えると同
時に外部からその都度与えるようにしてもよい。

【００４１】以上、この発明の実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計等も含まれる。

【００４２】

【発明の効果】以上説明したように、本発明による固定
小数点乗算器および方法によれば、下記の効果を得るこ
とができる。本発明の固定小数点乗算器を適用すること
により、従来技術による固定小数点乗算器において、特
定の精度で部分積補正を行うと部分積加算の段数が増加
し、遅延とハードウェアの規模が増大するという問題を
解決できる。ハードウェアの規模が減少できる理由は、
部分積補正値を部分積加算器の出力に対して加算してお
り、部分積加算器の段数の増加を避けることができるか
らである。また処理の遅延を防止することができるの
は、部分積補正を行うことで部分積の部分積の符号ビッ
トの高負荷容量化を招く符合拡張を省略でき、かつ部分
積補正値と丸め補正値の加算を、乗数デコード、部分積
生成、部分積加算と並行して行えるからである。また、
本発明の固定小数点乗算器を、信号処理プロセッサ等に
適用することにより、アプリケーションの高速化および
低コスト化（ハードウェア規模の減少）を効果的に行う
ことができる。

【図面の簡単な説明】

【図１】 本発明の第１の固定小数点乗算器を示すブロ
ック図である。

【図２】 本発明の第２の固定小数点乗算器を示すブロ
ック図である。

【図３】 本発明の第３の固定小数点乗算器を示すブロ
ック図である。

【図４】 本発明の第４の固定小数点乗算器を示すブロ
ック図である。

【図５】 本発明の第５の固定小数点乗算器を示すブロ
ック図である。

【図６】 従来技術の固定小数点乗算器の構成を示すブ
ロック図である。

【図７】 従来の４ビット固定小数点乗算器の回路構成
を示す図である。

【図８】 部分積補正をＷａｌｌａｃｅ加算器ツリーで
行う場合の従来の４ビット固定小数点乗算器の回路構成
の一部を示す図である。

【図９】 固定小数点乗算における部分積補正、および
丸め補正を説明するための図である。

【図１０】 全加算器によるＷａｌｌａｃｅ加算器ツリ
ーの段数と乗算精度との関係を説明する図である。

【符号の説明】

１０１・・・乗数デコード回路、 １０２・・・部分積生成回路、 １０３、１０３ａ・・・部分積加算器、 １０４・・・キャリー保存加算器、 １０５・・・キャリー伝播加算器、 ２０１、４０１、４０２・・・補正値選択手段、 ３０１、４０３・・・補正値加算手段、 ５０６・・・補正値セレクタ、 ５０７・・・補正値減算器、 ９０１・・・乗数デコード・部分積生成回路、 ９０２・・・ＡＮＤゲート、 ９０３、１００１・・・Ｗａｌｌａｃｅ加算器ツリー、 ９０４・・・半加算器、 ９０５・・・全加算器。

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 乗数と被乗数から得られる各部分積の同
   一の重みの桁どうしを加算して第１の各桁の和と第１の
   各桁のキャリーを生成する演算手段と、 前記第１の各桁の和と前記第１の各桁のキャリー、およ
   び、与えられる補正値のビット列を加算して第２の各桁
   の和と第２の各桁のキャリーを生成するキャリー保存加
   算器と、 前記第２の各桁の和と前記第２の各桁のキャリーのビッ
   ト列を加算して乗算結果を得るキャリー伝播加算手段と
   を備えたことを特徴とする固定小数点乗算器。
2. 【請求項２】 与えられる複数の補正値から選択された
   一つの補正値を前記キャリー保存加算手段に対して与え
   る補正値選択手段をさらに備えたことを特徴とする請求
   項１記載の固定小数点乗算器。
3. 【請求項３】 前記補正値は、複数の丸め補正値または
   複数の部分積補正値から１つを選択された値とすること
   を特徴とする請求項１または請求項２に記載の固定小数
   点乗算器。
4. 【請求項４】 与えられる複数の補正値を加算して得ら
   れる補正値を前記キャリー保存加算手段に与える補正値
   加算手段をさらに備えたことを特徴とする請求項１記載
   の固定小数点乗算器。
5. 【請求項５】 前記固定小数点乗算器は、 与えられる第１の補正値群から選択された補正値を出力
   する第１の補正値選択手段と、 与えられる第２の補正値群から選択された補正値を出力
   する第２の補正値選択手段とをさらに備え、 前記補正値加算手段は、前記第１の補正値選択手段と前
   記第２の補正値選択手段の出力値を加算して得られる補
   正値を前記キャリー保存加算手段に与えることを特徴と
   する請求項４記載の固定小数点乗算器。
6. 【請求項６】 前記固定小数点乗算器は、 与えられる複数の丸め補正値群から選択された丸め補正
   値を出力する補正値セレクタをさらに備え、 前記補正値加算手段は、与えられる部分積補正値と前記
   丸め補正値セレクタの出力値をを加算して得られる補正
   値を前記キャリー保存加算手段に与えることを特徴とす
   る請求項４記載の固定小数点乗算器。
7. 【請求項７】 前記演算手段は、 乗数をデコードし部分ビット列を生成するデコード手段
   と、 前記部分ビット列と被乗数から部分積を生成する部分積
   生成手段と、 各部分積の同一の重みの桁どうしを加算し第１の各桁の
   和と第１の各桁のキャリーを生成する部分積加算手段と
   からなることを特徴とする請求項１から請求項６の何れ
   かに記載の固定小数点乗算器。
8. 【請求項８】 乗数と被乗数から得られる各部分積の同
   一の重みの桁どうしを加算して第１の各桁の和と第１の
   各桁のキャリーを生成する演算処理と、 前記第１の各桁の和と前記第１の各桁のキャリー、およ
   び、与えられる補正値のビット列を加算して第２の各桁
   の和と第２の各桁のキャリーを生成するキャリー保存加
   算処理と、 前記第２の各桁の和と前記第２の各桁のキャリーのビッ
   ト列を加算して乗算結果を得るキャリー伝播加算処理と
   を有することを特徴とする固定小数点乗算方法。
9. 【請求項９】 前記固定小数点乗算方法は、与えられる
   複数の補正値から選択された一つの補正値を前記キャリ
   ー保存加算処理に対して与える補正値選択処理をさらに
   有することを特徴とする請求項８に記載の固定小数点乗
   算方法。