JP3003467B2 - 演算装置 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/552—Indexing scheme relating to groups G06F7/552 - G06F7/5525
- G06F2207/5525—Pythagorean sum, i.e. the square root of a sum of squares
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの組み込み回路
などに利用し、二つのデータの二乗和の平方根を計算す
る演算装置に関する。
などに利用し、二つのデータの二乗和の平方根を計算す
る演算装置に関する。
【０００２】
【従来の技術】近年、動作上のばらつき及び経年劣化が
少ないディジタル信号処理が多用され、それらのＬＳＩ
化も盛んである。このようなディジタル信号処理では、
各種の演算が行われる。基本的な積や和の処理の他に積
和算が多用されており、特に信号のレベルなどを求める
二つの信号の二乗和の平方根を求める演算が多い。
少ないディジタル信号処理が多用され、それらのＬＳＩ
化も盛んである。このようなディジタル信号処理では、
各種の演算が行われる。基本的な積や和の処理の他に積
和算が多用されており、特に信号のレベルなどを求める
二つの信号の二乗和の平方根を求める演算が多い。
【０００３】次に、このような従来の演算装置について
説明する。この演算装置では、二つの信号の二乗和の平
方根を算出する。
説明する。この演算装置では、二つの信号の二乗和の平
方根を算出する。
【０００４】図８は従来の演算装置の構成を示すブロッ
ク図である。図８において、この演算装置は、信号Ｓａ
及び信号Ｓｂの二乗和の値をそれぞれ算出するＮビット
乗算器（ＭＵＬ）２，３と、このＮビット乗算器２，３
のそれぞれの二乗の値を加算するＭビット加算器４と、
ここでの加算値の平方根の算出を行い、その演算結果信
号Ｓｏを出力する平方根計算器５とを有している。
ク図である。図８において、この演算装置は、信号Ｓａ
及び信号Ｓｂの二乗和の値をそれぞれ算出するＮビット
乗算器（ＭＵＬ）２，３と、このＮビット乗算器２，３
のそれぞれの二乗の値を加算するＭビット加算器４と、
ここでの加算値の平方根の算出を行い、その演算結果信
号Ｓｏを出力する平方根計算器５とを有している。
【０００５】次に、この従来例の構成の動作について説
明する。図８において、信号Ｓａ，Ｓｂが二つのＮビッ
ト乗算器２，３に入力される。ここでの乗算結果は、
（信号Ｓａ）2 及び（信号Ｓｂ）2 となる。この（信号
Ｓａ）2 、（信号Ｓｂ）2 が、Ｍビット加算器４に入力
され、ここで加算した（信号Ｓａ）2 ＋（信号Ｓｂ）2
が得られる。さらに、加算値の平方根の算出を平方根計
算器５で行うことによって、演算結果信号Ｓｏが得られ
る。
明する。図８において、信号Ｓａ，Ｓｂが二つのＮビッ
ト乗算器２，３に入力される。ここでの乗算結果は、
（信号Ｓａ）2 及び（信号Ｓｂ）2 となる。この（信号
Ｓａ）2 、（信号Ｓｂ）2 が、Ｍビット加算器４に入力
され、ここで加算した（信号Ｓａ）2 ＋（信号Ｓｂ）2
が得られる。さらに、加算値の平方根の算出を平方根計
算器５で行うことによって、演算結果信号Ｓｏが得られ
る。
【０００６】図９は従来の他の演算装置の構成を示すブ
ロック図である。図９において、この演算装置では、信
号Ｓａ及び信号Ｓｂが入力されるＮビットマルチプレク
サ（ＭＵＸ）６と、このＮビットマルチプレクサ６の出
力を乗算するＮビット乗算器７と、この乗算値が入力さ
れるＭビットラッチ回路８とを有している。さらに、Ｍ
ビットラッチ回路８とからのラッチ出力とＮビット乗算
器７からの出力とを加算するＭビット加算器９と、ここ
での加算値の平方根を算出し、その演算結果信号Ｓｏを
出力する平方根計算器１０とを有している。
ロック図である。図９において、この演算装置では、信
号Ｓａ及び信号Ｓｂが入力されるＮビットマルチプレク
サ（ＭＵＸ）６と、このＮビットマルチプレクサ６の出
力を乗算するＮビット乗算器７と、この乗算値が入力さ
れるＭビットラッチ回路８とを有している。さらに、Ｍ
ビットラッチ回路８とからのラッチ出力とＮビット乗算
器７からの出力とを加算するＭビット加算器９と、ここ
での加算値の平方根を算出し、その演算結果信号Ｓｏを
出力する平方根計算器１０とを有している。
【０００７】次に、この従来例の構成の動作について説
明する。図９において、まず信号ＳａがＮビットマルチ
プレクサ６で選択され、Ｎビット乗算器７に入力されて
（信号Ｓａ）2 が算出される。この算出結果の（信号Ｓ
ａ）2 をＭビットラッチ回路８で保持する。次に、Ｎビ
ットマルチプレクサ６で信号Ｓｂが選択され、Ｎビット
乗算器７に入力されて（信号Ｓｂ）2 が算出される。Ｍ
ビットラッチ回路８で保持していた（信号Ｓａ）2 と
（信号Ｓｂ）2 がＭビット加算器９に入力されて、（信
号Ｓａ）2 ＋（信号Ｓｂ）2 が得られる。この加算値の
平方根の算出を平方根計算器１０で行うことによって、
演算結果信号Ｓｏが得られる。
明する。図９において、まず信号ＳａがＮビットマルチ
プレクサ６で選択され、Ｎビット乗算器７に入力されて
（信号Ｓａ）2 が算出される。この算出結果の（信号Ｓ
ａ）2 をＭビットラッチ回路８で保持する。次に、Ｎビ
ットマルチプレクサ６で信号Ｓｂが選択され、Ｎビット
乗算器７に入力されて（信号Ｓｂ）2 が算出される。Ｍ
ビットラッチ回路８で保持していた（信号Ｓａ）2 と
（信号Ｓｂ）2 がＭビット加算器９に入力されて、（信
号Ｓａ）2 ＋（信号Ｓｂ）2 が得られる。この加算値の
平方根の算出を平方根計算器１０で行うことによって、
演算結果信号Ｓｏが得られる。
【０００８】図１０は、さらに他の従来の演算装置の構
成を示すブロック図である。図１０において、この演算
装置では、信号Ｓａ及び信号Ｓｂのそれぞれの絶対値を
算出するＮビット絶対値計算器（ＡＢＳ）１１，１２
と、このＮビット絶対値計算器１１，１２のそれぞれの
出力が入力されるＮビット減算器（ＳＵＢ）１３を有し
ている。さらに、この演算装置はＮビットマルチプレク
サ（ＭＵＸ）１４，１５と、固定値（信号）を乗算する
Ｎビット乗算器（ＭＵＬ）１６と、加算値を平方根を算
出し、その演算結果信号Ｓｏを出力するＭビット加算器
１７を有している。
成を示すブロック図である。図１０において、この演算
装置では、信号Ｓａ及び信号Ｓｂのそれぞれの絶対値を
算出するＮビット絶対値計算器（ＡＢＳ）１１，１２
と、このＮビット絶対値計算器１１，１２のそれぞれの
出力が入力されるＮビット減算器（ＳＵＢ）１３を有し
ている。さらに、この演算装置はＮビットマルチプレク
サ（ＭＵＸ）１４，１５と、固定値（信号）を乗算する
Ｎビット乗算器（ＭＵＬ）１６と、加算値を平方根を算
出し、その演算結果信号Ｓｏを出力するＭビット加算器
１７を有している。
【０００９】次に、この従来例の構成の動作について説
明する。二つの信号Ｓａ，Ｓｂが、定包絡線信号の同相
成分と直行成分である場合は、この場合の二乗和は位相
によらず一定であり、二系統の信号Ｓａ，Ｓｂの二つの
信号の二乗和の平方根の値は次式（数１）に近似する。
明する。二つの信号Ｓａ，Ｓｂが、定包絡線信号の同相
成分と直行成分である場合は、この場合の二乗和は位相
によらず一定であり、二系統の信号Ｓａ，Ｓｂの二つの
信号の二乗和の平方根の値は次式（数１）に近似する。
【００１０】
【数１】
【００１１】そこで、図１０において、二つの信号Ｓ
ａ，Ｓｂは二系統であり、それぞれＮビット加算器で実
現するＮビット絶対値計算器１１，１２でそれぞれの絶
対値を算出する。この算出した絶対値をＮビット減算器
１３で減算し、この値の大小を判定する。そして、Ｎビ
ット減算器１３からの指示で、Ｎビットマルチプレクサ
１４が大きい値の絶対値を選択し、また、Ｎビットマル
チプレクサ１５で小さい値の絶対値を選択する。
ａ，Ｓｂは二系統であり、それぞれＮビット加算器で実
現するＮビット絶対値計算器１１，１２でそれぞれの絶
対値を算出する。この算出した絶対値をＮビット減算器
１３で減算し、この値の大小を判定する。そして、Ｎビ
ット減算器１３からの指示で、Ｎビットマルチプレクサ
１４が大きい値の絶対値を選択し、また、Ｎビットマル
チプレクサ１５で小さい値の絶対値を選択する。
【００１２】Ｎビットマルチプレクサ１５の出力はＮビ
ット乗算器１６で、「２マイナス（−）１」の平方根の
値が乗ぜられ、その出力がＮビットマルチプレクサ１４
の出力とともにＭビット加算器１７で加算される。この
加算値の平方根の算出を平方根計算器１０で行うことに
よって、演算結果信号Ｓｏが得られる。
ット乗算器１６で、「２マイナス（−）１」の平方根の
値が乗ぜられ、その出力がＮビットマルチプレクサ１４
の出力とともにＭビット加算器１７で加算される。この
加算値の平方根の算出を平方根計算器１０で行うことに
よって、演算結果信号Ｓｏが得られる。
【００１３】このように、上記従来例でも二系統の信号
Ｓａ，Ｓｂの二つの信号の二乗和の平方根を算出するこ
とが出来る。
Ｓａ，Ｓｂの二つの信号の二乗和の平方根を算出するこ
とが出来る。
【００１４】
【発明が解決しようとする課題】しかしながら上記の従
来の演算装置では、入力信号のビット数が多い場合に加
算器や乗算器のゲート数が多くなり、また、ビット数が
多い場合には配線数も多くなる。特に、ＬＳＩ化した場
合にチップ面積が多大になるという問題を有していた。
来の演算装置では、入力信号のビット数が多い場合に加
算器や乗算器のゲート数が多くなり、また、ビット数が
多い場合には配線数も多くなる。特に、ＬＳＩ化した場
合にチップ面積が多大になるという問題を有していた。
【００１５】本発明は、このような従来の問題を解決す
るものであり、ビット数が多い二系統の入力信号の二乗
和の平方根を算出する際に加算器や乗算器などの演算器
のゲート数を大幅に削減でき、殊にＬＳＩ化した場合の
配線面積を削減できる優れた演算装置の提供を目的とす
る。
るものであり、ビット数が多い二系統の入力信号の二乗
和の平方根を算出する際に加算器や乗算器などの演算器
のゲート数を大幅に削減でき、殊にＬＳＩ化した場合の
配線面積を削減できる優れた演算装置の提供を目的とす
る。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の演算装置は、二系統の二つの信号の絶対値
の大小比較を行う絶対値比較手段と、二系統の二つの信
号の絶対値の計算を行う絶対値計算手段と、固定値の乗
算を行った演算結果信号を出力する固定値乗算手段とを
備え、二系統の二つの信号の二乗和の平方根の近似値を
算出する構成である。
に、本発明の演算装置は、二系統の二つの信号の絶対値
の大小比較を行う絶対値比較手段と、二系統の二つの信
号の絶対値の計算を行う絶対値計算手段と、固定値の乗
算を行った演算結果信号を出力する固定値乗算手段とを
備え、二系統の二つの信号の二乗和の平方根の近似値を
算出する構成である。
【００１７】そして、絶対値比較手段は、二系統の二つ
の信号が入力される排他的論理和回路と、この排他的論
理和回路からの出力をラッチするラッチ回路と、一方の
入力信号を反転して出力する反転ゲート回路と、二系統
の二つの信号が入力される第１の１ビット加算器と、こ
の第１の１ビット加算器のキャリをラッチする第１のキ
ャリラッチ回路と、他方の入力信号と反転ゲート回路か
らの一方の信号が入力される第２の１ビット加算器と、
第２の１ビット加算器のキャリをラッチする第２のキャ
リラッチ回路と、第１及び第２の１ビット加算器の出力
をラッチ回路の出力で切り替えるマルチプレクサと、こ
のマルチプレクサからの値を選択信号として出力する排
他的論理和回路とを備える構成としている。
の信号が入力される排他的論理和回路と、この排他的論
理和回路からの出力をラッチするラッチ回路と、一方の
入力信号を反転して出力する反転ゲート回路と、二系統
の二つの信号が入力される第１の１ビット加算器と、こ
の第１の１ビット加算器のキャリをラッチする第１のキ
ャリラッチ回路と、他方の入力信号と反転ゲート回路か
らの一方の信号が入力される第２の１ビット加算器と、
第２の１ビット加算器のキャリをラッチする第２のキャ
リラッチ回路と、第１及び第２の１ビット加算器の出力
をラッチ回路の出力で切り替えるマルチプレクサと、こ
のマルチプレクサからの値を選択信号として出力する排
他的論理和回路とを備える構成としている。
【００１８】さらに、絶対値計算手段は、二系統の二つ
の信号がそれぞれ入力される第１及び第２のシフトレジ
スタ及びキャリラッチ回路と、第１のシフトレジスタと
第１のキャリラッチ回路及び第２のシフトレジスタと第
２のキャリラッチ回路からの出力信号がそれぞれ入力さ
れる第１及び第２の排他的論理和回路と、第１及び第２
の排他的論理和回路からのそれぞれの信号の絶対値信号
を出力する第１及び第２の１ビット加算器と、第１及び
第２の１ビット加算器のそれぞれのキャリをラッチする
第１及び第２のキャリラッチ回路とを備える構成であ
る。
の信号がそれぞれ入力される第１及び第２のシフトレジ
スタ及びキャリラッチ回路と、第１のシフトレジスタと
第１のキャリラッチ回路及び第２のシフトレジスタと第
２のキャリラッチ回路からの出力信号がそれぞれ入力さ
れる第１及び第２の排他的論理和回路と、第１及び第２
の排他的論理和回路からのそれぞれの信号の絶対値信号
を出力する第１及び第２の１ビット加算器と、第１及び
第２の１ビット加算器のそれぞれのキャリをラッチする
第１及び第２のキャリラッチ回路とを備える構成であ
る。
【００１９】また、固定値乗算手段は、二つの絶対値信
号を選択信号で選択する第１及び第２のマルチプレクサ
と、第１のマルチプレクサからの出力を順次蓄える第１
の複数のフリップフロップ回路と、第２のマルチプレク
サからの出力を順次蓄える第２の複数のフリップフロッ
プ回路と、第１の複数のフリップフロップ回路からの信
号と第２のマルチプレクサからの信号とを加算する第１
の１ビット加算器と、第１の１ビット加算器のキャリを
ラッチする第１のキャリラッチ回路と、第２の複数のフ
リップフロップ回路の所定の蓄積信号と、後段のフリッ
プフロップ回路からの蓄積信号を加算する第２の１ビッ
ト加算器と、第２の１ビット加算器のキャリをラッチす
る第２のキャリラッチ回路と、第２の複数のフリップフ
ロップ回路の所定の蓄積信号と第２の１ビット加算器か
らの信号を加算する第３の１ビット加算器と、第３の１
ビット加算器のキャリをラッチする第３のキャリラッチ
回路と、第１の１ビット加算器からの信号と第３の１ビ
ット加算器からの信号を加算した演算結果信号を出力す
る第４の１ビット加算器と、第３の１ビット加算器のキ
ャリをラッチする第４のキャリラッチ回路とを備える構
成である。
号を選択信号で選択する第１及び第２のマルチプレクサ
と、第１のマルチプレクサからの出力を順次蓄える第１
の複数のフリップフロップ回路と、第２のマルチプレク
サからの出力を順次蓄える第２の複数のフリップフロッ
プ回路と、第１の複数のフリップフロップ回路からの信
号と第２のマルチプレクサからの信号とを加算する第１
の１ビット加算器と、第１の１ビット加算器のキャリを
ラッチする第１のキャリラッチ回路と、第２の複数のフ
リップフロップ回路の所定の蓄積信号と、後段のフリッ
プフロップ回路からの蓄積信号を加算する第２の１ビッ
ト加算器と、第２の１ビット加算器のキャリをラッチす
る第２のキャリラッチ回路と、第２の複数のフリップフ
ロップ回路の所定の蓄積信号と第２の１ビット加算器か
らの信号を加算する第３の１ビット加算器と、第３の１
ビット加算器のキャリをラッチする第３のキャリラッチ
回路と、第１の１ビット加算器からの信号と第３の１ビ
ット加算器からの信号を加算した演算結果信号を出力す
る第４の１ビット加算器と、第３の１ビット加算器のキ
ャリをラッチする第４のキャリラッチ回路とを備える構
成である。
【００２０】
【作用】このような構成により、本発明の演算装置は、
二系統の二つの信号の絶対値の大小比較を行うととも
に、絶対値の計算を行って、固定値を乗算した演算結果
信号を出力している。したがって、ビット数が多い二系
統の入力信号の二乗和の平方根を算出する際に加算器や
乗算器などの演算器のゲート数が大幅に削減され、殊に
ＬＳＩ化した場合の配線面積が削減される。
二系統の二つの信号の絶対値の大小比較を行うととも
に、絶対値の計算を行って、固定値を乗算した演算結果
信号を出力している。したがって、ビット数が多い二系
統の入力信号の二乗和の平方根を算出する際に加算器や
乗算器などの演算器のゲート数が大幅に削減され、殊に
ＬＳＩ化した場合の配線面積が削減される。
【００２１】
【実施例】以下、本発明の演算装置の実施例を図面を参
照して詳細に説明する。
照して詳細に説明する。
【００２２】図１は、本発明の演算装置の実施例の構成
を示すブロック図である。この例では、二系統の信号Ｓ
ａ，Ｓｂの二つの信号の二乗和の平方根の近似値を算出
する。図１において、この近似値の計算を行う演算装置
は、以降で、それぞれの構成及び動作を詳細に説明する
ように信号Ｓａ，Ｓｂの絶対値の大小比較を行う絶対値
比較部２０と、絶対値の計算を行う絶対値計算部２１
と、固定値の乗算を行い演算結果信号Ｓｏを出力する固
定値乗算部２２を有している。
を示すブロック図である。この例では、二系統の信号Ｓ
ａ，Ｓｂの二つの信号の二乗和の平方根の近似値を算出
する。図１において、この近似値の計算を行う演算装置
は、以降で、それぞれの構成及び動作を詳細に説明する
ように信号Ｓａ，Ｓｂの絶対値の大小比較を行う絶対値
比較部２０と、絶対値の計算を行う絶対値計算部２１
と、固定値の乗算を行い演算結果信号Ｓｏを出力する固
定値乗算部２２を有している。
【００２３】次に、絶対値比較部２０の詳細な構成につ
いて説明する。図２は図１中の絶対値比較部２０の構成
を示すブロック図である。図２において、この絶対値比
較部２０は、信号Ｓａ，Ｓｂが入力される排他的論理和
回路（ＥＸ−ＯＲ）２３と、排他的論理和回路２３から
の出力をラッチするラッチ回路２４と、信号Ｓｂが供給
される反転ゲート（ＮＯＴ）回路２５とを有している。
さらに、この絶対値比較部２０は、信号Ｓａ，Ｓｂが入
力される１ビット（ｂｉｔ）加算器２６と、１ビット加
算器２６のキャリをラッチするキャリラッチ回路２７
と、信号Ｓａと反転ゲート回路２５からの信号Ｓｂとが
入力される１ビット加算器２８を有している。また、こ
の絶対値比較部２０は、１ビット加算器２８のキャリを
ラッチするキャリラッチ回路２９と、１ビット加算器２
６又は１ビット加算器２８の出力をラッチ回路２４の出
力で切り替えるマルチプレクサ（ＭＵＸ）３０と、マル
チプレクサ３０からの値を選択信号Ｓｓとして出力する
排他的論理和回路３１とを有している。
いて説明する。図２は図１中の絶対値比較部２０の構成
を示すブロック図である。図２において、この絶対値比
較部２０は、信号Ｓａ，Ｓｂが入力される排他的論理和
回路（ＥＸ−ＯＲ）２３と、排他的論理和回路２３から
の出力をラッチするラッチ回路２４と、信号Ｓｂが供給
される反転ゲート（ＮＯＴ）回路２５とを有している。
さらに、この絶対値比較部２０は、信号Ｓａ，Ｓｂが入
力される１ビット（ｂｉｔ）加算器２６と、１ビット加
算器２６のキャリをラッチするキャリラッチ回路２７
と、信号Ｓａと反転ゲート回路２５からの信号Ｓｂとが
入力される１ビット加算器２８を有している。また、こ
の絶対値比較部２０は、１ビット加算器２８のキャリを
ラッチするキャリラッチ回路２９と、１ビット加算器２
６又は１ビット加算器２８の出力をラッチ回路２４の出
力で切り替えるマルチプレクサ（ＭＵＸ）３０と、マル
チプレクサ３０からの値を選択信号Ｓｓとして出力する
排他的論理和回路３１とを有している。
【００２４】次に、絶対値計算部２１の詳細な構成につ
いて説明する。図３は図１中の絶対値計算部２１の構成
を示すブロック図である。図３において、この絶対値計
算部２１は、信号Ｓｃが入力されるシフトレジスタ３４
及びキャリラッチ回路３５と、シフトレジスタ３４及び
キャリラッチ回路３５からの出力信号が入力される排他
的論理和回路３６と、この排他的論理和回路３６からの
信号が入力されて、絶対値信号Ｓｄを出力する１ビット
加算器３７と、１ビット加算器３７のキャリをラッチす
るキャリラッチ回路３８を有している。
いて説明する。図３は図１中の絶対値計算部２１の構成
を示すブロック図である。図３において、この絶対値計
算部２１は、信号Ｓｃが入力されるシフトレジスタ３４
及びキャリラッチ回路３５と、シフトレジスタ３４及び
キャリラッチ回路３５からの出力信号が入力される排他
的論理和回路３６と、この排他的論理和回路３６からの
信号が入力されて、絶対値信号Ｓｄを出力する１ビット
加算器３７と、１ビット加算器３７のキャリをラッチす
るキャリラッチ回路３８を有している。
【００２５】次に固定値乗算部２２の詳細な構成につい
て説明する。図４は図１中の固定値乗算部２２の構成を
示すブロック図である。図４において、この固定値乗算
部２２は絶対値比較部２０からの選択信号Ｓｓと絶対値
計算部２１からの絶対値信号Ｓｄ，Ｓｅを選択信号Ｓｃ
で切り替えるマルチプレクサ（ＭＵＸ）４３，４４と、
直列接続されてマルチプレクサ４３からの出力を順次蓄
えるフリップフロップ（ＦＦ）回路４５，４６，４７，
４８，４９，５０，５１とを有している。さらに、この
固定値乗算部２２は、直列接続されてマルチプレクサ４
４からの出力を順次蓄えるフリップフロップ（ＦＦ）回
路５２，５３，５４，５５，５６と、フリップフロップ
回路５１からの信号Ｓｇとマルチプレクサ４４からの信
号ｈを加算する１ビット加算器６２とを有している。ま
た、この固定値乗算部２２は、１ビット加算器６２のキ
ャリをラッチするキャリラッチ回路６３と、フリップフ
ロップ回路５３からの信号Ｓｉとフリップフロップ回路
５５からの信号Ｓｊを加算する１ビット加算器６５と、
１ビット加算器６２のキャリをラッチするキャリラッチ
回路６６と、フリップフロップ回路５３からの信号Ｓｋ
と１ビット加算器６５からの信号を加算する１ビット加
算器６８とを有している。さらに、この固定値乗算部２
２は、１ビット加算器６２のキャリをラッチするキャリ
ラッチ回路６９と、１ビット加算器６２からの信号と１
ビット加算器６８からの信号を加算した演算結果信号Ｓ
ｏを出力する１ビット加算器７０と、１ビット加算器７
０のキャリをラッチするキャリラッチ回路７１とを有し
ている。次に、この実施例の構成における動作について
説明する。
て説明する。図４は図１中の固定値乗算部２２の構成を
示すブロック図である。図４において、この固定値乗算
部２２は絶対値比較部２０からの選択信号Ｓｓと絶対値
計算部２１からの絶対値信号Ｓｄ，Ｓｅを選択信号Ｓｃ
で切り替えるマルチプレクサ（ＭＵＸ）４３，４４と、
直列接続されてマルチプレクサ４３からの出力を順次蓄
えるフリップフロップ（ＦＦ）回路４５，４６，４７，
４８，４９，５０，５１とを有している。さらに、この
固定値乗算部２２は、直列接続されてマルチプレクサ４
４からの出力を順次蓄えるフリップフロップ（ＦＦ）回
路５２，５３，５４，５５，５６と、フリップフロップ
回路５１からの信号Ｓｇとマルチプレクサ４４からの信
号ｈを加算する１ビット加算器６２とを有している。ま
た、この固定値乗算部２２は、１ビット加算器６２のキ
ャリをラッチするキャリラッチ回路６３と、フリップフ
ロップ回路５３からの信号Ｓｉとフリップフロップ回路
５５からの信号Ｓｊを加算する１ビット加算器６５と、
１ビット加算器６２のキャリをラッチするキャリラッチ
回路６６と、フリップフロップ回路５３からの信号Ｓｋ
と１ビット加算器６５からの信号を加算する１ビット加
算器６８とを有している。さらに、この固定値乗算部２
２は、１ビット加算器６２のキャリをラッチするキャリ
ラッチ回路６９と、１ビット加算器６２からの信号と１
ビット加算器６８からの信号を加算した演算結果信号Ｓ
ｏを出力する１ビット加算器７０と、１ビット加算器７
０のキャリをラッチするキャリラッチ回路７１とを有し
ている。次に、この実施例の構成における動作について
説明する。
【００２６】まず図１に示す全体構成における動作を説
明する。図１において、信号Ｓａ，Ｓｂがそれぞれ絶対
値比較部２０及び絶対値計算部２１に入力される。絶対
値比較部２０で信号Ｓａ，Ｓｂの絶対値の大小比較を行
う。絶対値比較部２０からの選択信号Ｓｃと絶対値計算
部２１からの絶対値信号Ｓｄ，Ｓｅが固定値乗算部２２
に入力され、この固定値乗算部２２で固定値の乗算を行
い演算結果信号Ｓｏを出力する。この場合、信号Ｓａ，
Ｓｂが定包絡線信号の同相成分と直行成分である場合
は、それらの二乗和は位相によらず一定である。すなわ
ち、従前の次式（数１）で示したように、二乗和の平方
根の値と近似する。
明する。図１において、信号Ｓａ，Ｓｂがそれぞれ絶対
値比較部２０及び絶対値計算部２１に入力される。絶対
値比較部２０で信号Ｓａ，Ｓｂの絶対値の大小比較を行
う。絶対値比較部２０からの選択信号Ｓｃと絶対値計算
部２１からの絶対値信号Ｓｄ，Ｓｅが固定値乗算部２２
に入力され、この固定値乗算部２２で固定値の乗算を行
い演算結果信号Ｓｏを出力する。この場合、信号Ｓａ，
Ｓｂが定包絡線信号の同相成分と直行成分である場合
は、それらの二乗和は位相によらず一定である。すなわ
ち、従前の次式（数１）で示したように、二乗和の平方
根の値と近似する。
【００２７】次に、図２に示す絶対値比較部２０の動作
を詳細に説明する。図５は図２に示す絶対値比較部２０
の動作におけるタイミングチャートである。図２及び図
５において、ここでは信号Ｓａ，Ｓｂが、それぞれＬＳ
Ｂから１ビットづつシリアルで転送される。１ビット加
算器２６は初期値が「０」のキャリラッチ回路２７を用
いて信号Ｓａと信号Ｓｂとの和を算出する。同時に１ビ
ット加算器２８は、初期値が「１」のキャリラッチ回路
２９と反転ゲート回路２５の処理を通じて信号Ｓａと信
号Ｓｂの差を計算する。
を詳細に説明する。図５は図２に示す絶対値比較部２０
の動作におけるタイミングチャートである。図２及び図
５において、ここでは信号Ｓａ，Ｓｂが、それぞれＬＳ
Ｂから１ビットづつシリアルで転送される。１ビット加
算器２６は初期値が「０」のキャリラッチ回路２７を用
いて信号Ｓａと信号Ｓｂとの和を算出する。同時に１ビ
ット加算器２８は、初期値が「１」のキャリラッチ回路
２９と反転ゲート回路２５の処理を通じて信号Ｓａと信
号Ｓｂの差を計算する。
【００２８】この、それぞれの値はＬＳＢからシリアル
にマルチプレクサ３０へ転送される。一方、信号Ｓａと
信号Ｓｂとが排他的論理和回路２３に入力される。この
排他的論理和回路２３の結果は、ＭＳＢの算出が終了し
た時点でラッチ回路２４にラッチされる。なお、ラッチ
しなくても時間軸を整合させると同様に動作する。
にマルチプレクサ３０へ転送される。一方、信号Ｓａと
信号Ｓｂとが排他的論理和回路２３に入力される。この
排他的論理和回路２３の結果は、ＭＳＢの算出が終了し
た時点でラッチ回路２４にラッチされる。なお、ラッチ
しなくても時間軸を整合させると同様に動作する。
【００２９】このＭＳＢの計算が終了した時点でのマル
チプレクサ３０の出力は次の（表１）に示すようにな
る。
チプレクサ３０の出力は次の（表１）に示すようにな
る。
【００３０】
【表１】
【００３１】さらに、この結果と信号ＳａのＭＳＢとを
排他的論理和回路３１で演算することにより、選択信号
Ｓｃは、次の（表２）に示す論理となる。
排他的論理和回路３１で演算することにより、選択信号
Ｓｃは、次の（表２）に示す論理となる。
【００３２】
【表２】
【００３３】ここで｜Ｓａ｜の方が｜Ｓｂ｜より大きい
場合に「０」が出力される。小さい場合には「１」が出
力される。なお同一の場合は、いずれが出力されても良
い。
場合に「０」が出力される。小さい場合には「１」が出
力される。なお同一の場合は、いずれが出力されても良
い。
【００３４】図５では信号Ｓａ１が「０６Ｄ（１６進
数）」である。また、信号Ｓｂは「０７４（１６進
数）」が両方とも９ビットの例である。この例では｜Ｓ
ａ｜＜｜Ｓｂ｜であり、選択信号Ｓｃは「１」となる。
処理時間は数クロック程度なので、クロックをある程度
の早さに設定すれば略リアルタイムに処理される。
数）」である。また、信号Ｓｂは「０７４（１６進
数）」が両方とも９ビットの例である。この例では｜Ｓ
ａ｜＜｜Ｓｂ｜であり、選択信号Ｓｃは「１」となる。
処理時間は数クロック程度なので、クロックをある程度
の早さに設定すれば略リアルタイムに処理される。
【００３５】次に、図３に示す絶対値計算部２１の動作
を詳細に説明する。図６は図１に示す絶対値計算部２１
の動作におけるタイミングチャートである。図３及び図
６において、なお、図３に示す絶対値計算部２１は、二
系統で構成して図１中の絶対値計算部２１とするもので
ある。ここでは一方の構成のみを用いて説明する。
を詳細に説明する。図６は図１に示す絶対値計算部２１
の動作におけるタイミングチャートである。図３及び図
６において、なお、図３に示す絶対値計算部２１は、二
系統で構成して図１中の絶対値計算部２１とするもので
ある。ここでは一方の構成のみを用いて説明する。
【００３６】ここでは信号Ｓｃ（Ｓａ，Ｓｂ）の絶対値
を計算する。また信号ＳｃはＬＳＢから１ビットづつシ
リアルに転送され、シフトレジスタ３４で蓄える。ラッ
チ回路３５は信号ＳｃのＭＳＢをラッチする。これによ
り、排他的論理和回路３６は、信号Ｓｃが「正」の場合
は、そのままの値が１ビット加算器３７に入力される。
「負」の場合は全ビットの反転値が１ビット加算器３７
に入力され、キャリラッチ回路３８を通じて加算を行
う。その際、キャリラッチ回路３８の初期値を信号Ｓｃ
のＭＳＢとすることによって、２の補数の体系で絶対値
信号Ｓｄが得られる。図６は信号Ｓｃが「１９（１６進
数、５ビット）」の例であり、ＭＳＢが１（負の値）で
あるため、２の補数をとって「０７（１６進数、５ビッ
ト）」になる。処理時間は数クロック程度であり、クロ
ックをある程度の速さ設定すれば略リアルタイムで処理
される。
を計算する。また信号ＳｃはＬＳＢから１ビットづつシ
リアルに転送され、シフトレジスタ３４で蓄える。ラッ
チ回路３５は信号ＳｃのＭＳＢをラッチする。これによ
り、排他的論理和回路３６は、信号Ｓｃが「正」の場合
は、そのままの値が１ビット加算器３７に入力される。
「負」の場合は全ビットの反転値が１ビット加算器３７
に入力され、キャリラッチ回路３８を通じて加算を行
う。その際、キャリラッチ回路３８の初期値を信号Ｓｃ
のＭＳＢとすることによって、２の補数の体系で絶対値
信号Ｓｄが得られる。図６は信号Ｓｃが「１９（１６進
数、５ビット）」の例であり、ＭＳＢが１（負の値）で
あるため、２の補数をとって「０７（１６進数、５ビッ
ト）」になる。処理時間は数クロック程度であり、クロ
ックをある程度の速さ設定すれば略リアルタイムで処理
される。
【００３７】図４に示す固定値乗算部２２の動作を詳細
に説明する。また、図７は図４に示す固定値乗算部２２
の動作におけるタイミングチャートである。図４及び図
７において、絶対値比較部２０からの選択信号Ｓｃによ
って、マルチプレクサ４３，４４で選択する信号を制御
する。選択信号Ｓｃが「０」、すなわち、絶対値信号Ｓ
ｅの方が大きい値の場合、マルチプレクサ４３の出力は
絶対値信号Ｓｄである。またマルチプレクサ４４の出力
は絶対値信号Ｓｅとなる。選択信号Ｓｃが「１」、すな
わち、絶対値信号Ｓｅの方が大きい場合はマルチプレク
サ４３の出力は絶対値信号Ｓｅでマルチプレクサ４４の
出力は絶対値信号Ｓｄとなる。マルチプレクサ４３の出
力はラッチ回路４５〜５１で遅延されて信号Ｓｇとな
る。すなわち、「２7 」倍されたことになる。
に説明する。また、図７は図４に示す固定値乗算部２２
の動作におけるタイミングチャートである。図４及び図
７において、絶対値比較部２０からの選択信号Ｓｃによ
って、マルチプレクサ４３，４４で選択する信号を制御
する。選択信号Ｓｃが「０」、すなわち、絶対値信号Ｓ
ｅの方が大きい値の場合、マルチプレクサ４３の出力は
絶対値信号Ｓｄである。またマルチプレクサ４４の出力
は絶対値信号Ｓｅとなる。選択信号Ｓｃが「１」、すな
わち、絶対値信号Ｓｅの方が大きい場合はマルチプレク
サ４３の出力は絶対値信号Ｓｅでマルチプレクサ４４の
出力は絶対値信号Ｓｄとなる。マルチプレクサ４３の出
力はラッチ回路４５〜５１で遅延されて信号Ｓｇとな
る。すなわち、「２7 」倍されたことになる。
【００３８】また、マルチプレクサ４４の出力はフリッ
プフロップ回路（ラッチ回路）５２〜５６で遅延され
て、信号Ｓｈ、信号Ｓｉ、信号Ｓｊ、信号Ｓｋとなる。
すなわち、それぞれ「１，２2 ，２4 ，２5 」倍された
ことになる。
プフロップ回路（ラッチ回路）５２〜５６で遅延され
て、信号Ｓｈ、信号Ｓｉ、信号Ｓｊ、信号Ｓｋとなる。
すなわち、それぞれ「１，２2 ，２4 ，２5 」倍された
ことになる。
【００３９】したがって、１ビット加算器６２〜キャリ
ラッチ回路７１の組み合わせによって、演算結果信号Ｓ
ｏが次式（数２）から得られる。
ラッチ回路７１の組み合わせによって、演算結果信号Ｓ
ｏが次式（数２）から得られる。
【００４０】
【数２】
【００４１】図７は、絶対値信号Ｓｄが０５（１６進
数、５ビット）、絶対値信号Ｓｅが０Ｅ（１６進数、５
ビット）の例であり、選択信号Ｓｃは「１」、すなわ
ち、絶対値信号Ｓｅの方が絶対値Ｄ２１より大きい場合
となっており、結果は「８０９（１６進数、１２ビッ
ト）」となる。処理時間は数クロック程度であり、クロ
ックをある程度の速さに設定すれば略リアルタイムで処
理される。
数、５ビット）、絶対値信号Ｓｅが０Ｅ（１６進数、５
ビット）の例であり、選択信号Ｓｃは「１」、すなわ
ち、絶対値信号Ｓｅの方が絶対値Ｄ２１より大きい場合
となっており、結果は「８０９（１６進数、１２ビッ
ト）」となる。処理時間は数クロック程度であり、クロ
ックをある程度の速さに設定すれば略リアルタイムで処
理される。
【００４２】以上のように本実施例によれば、シリアル
演算のための１ビット加算器とマルチプレクサ、ラッチ
等を設けることにより、少ないゲート数かつ少ない配線
数で二系統の信号の二乗和の平方根の近似値を得ること
が出来る。さらに、処理時間は数クロック程度であり、
クロック信号をある程度の速さに設定すれば略リアルタ
イムでの処理が可能になる。
演算のための１ビット加算器とマルチプレクサ、ラッチ
等を設けることにより、少ないゲート数かつ少ない配線
数で二系統の信号の二乗和の平方根の近似値を得ること
が出来る。さらに、処理時間は数クロック程度であり、
クロック信号をある程度の速さに設定すれば略リアルタ
イムでの処理が可能になる。
【００４３】
【発明の効果】以上の説明から明らかなように、本発明
の演算装置は二系統の二つの信号の絶対値の大小比較を
行うとともに、絶対値の計算を行って、固定値を乗算し
た演算結果信号を出力しているため、ビット数が多い二
系統の入力信号の二乗和の平方根を算出する際に加算器
や乗算器などの演算器のゲート数を大幅に削減でき、殊
にＬＳＩ化した場合の配線面積を削減できるという効果
を有する。
の演算装置は二系統の二つの信号の絶対値の大小比較を
行うとともに、絶対値の計算を行って、固定値を乗算し
た演算結果信号を出力しているため、ビット数が多い二
系統の入力信号の二乗和の平方根を算出する際に加算器
や乗算器などの演算器のゲート数を大幅に削減でき、殊
にＬＳＩ化した場合の配線面積を削減できるという効果
を有する。
【図１】本発明の演算装置の実施例における全体構成を
示すブロック図
示すブロック図
【図２】本発明の演算装置の絶対値比較部の構成を示す
ブロック図
ブロック図
【図３】本発明の演算装置の絶対値計算部の構成を示す
ブロック図
ブロック図
【図４】本発明の演算装置の固定値乗算部の構成を示す
ブロック図
ブロック図
【図５】本発明の演算装置の絶対値比較部の動作におけ
るタイミング図
るタイミング図
【図６】本発明の演算装置の絶対値計算部の動作におけ
るタイミング図
るタイミング図
【図７】本発明の演算装置の固定値乗算部の動作におけ
るタイミング図
るタイミング図
【図８】従来の演算装置の構成を示すブロック図
【図９】従来の他の演算装置の構成を示すブロック図
【図１０】従来の、さらに他の演算装置の構成を示すブ
ロック図
ロック図
２０ 絶対値比較部 ２１ 絶対値計算部 ２２ 固定値乗算部 ２３ 排他的論理和回路 ２４ ラッチ回路 ２５ 反転ゲート回路 ２６ １ビット加算器 ２７ キャリラッチ回路 ２８ １ビット加算器 ２９ キャリラッチ回路 ３０ マルチプレクサ ３１ 排他的論理和回路
Claims (4)
- 【請求項１】 二系統の二つの信号の絶対値の大小比較
を行う絶対値比較手段と、上記二系統の二つの信号の絶
対値の計算を行う絶対値計算手段と、固定値の乗算を行
った演算結果信号を出力する固定値乗算手段とを備え、
二系統の二つの信号の二乗和の平方根の近似値を算出す
ることを特徴とする演算装置。 - 【請求項２】 絶対値比較手段は、二系統の二つの信号
が入力される排他的論理和回路と、この排他的論理和回
路からの出力をラッチするラッチ回路と、一方の入力信
号を反転して出力する反転ゲート回路と、二系統の二つ
の信号が入力される第１の１ビット加算器と、この第１
の１ビット加算器のキャリをラッチする第１のキャリラ
ッチ回路と、他方の入力信号と反転ゲート回路からの一
方の信号が入力される第２の１ビット加算器と、第２の
１ビット加算器のキャリをラッチする第２のキャリラッ
チ回路と、第１及び第２の１ビット加算器の出力をラッ
チ回路の出力で切り替えるマルチプレクサと、このマル
チプレクサからの値を選択信号として出力する排他的論
理和回路とを備えることを特徴とする請求項１記載の演
算装置。 - 【請求項３】 絶対値計算手段は、二系統の二つの信号
がそれぞれ入力される第１及び第２のシフトレジスタ及
びキャリラッチ回路と、第１のシフトレジスタと第１の
キャリラッチ回路及び第２のシフトレジスタと第２のキ
ャリラッチ回路からの出力信号がそれぞれ入力される第
１及び第２の排他的論理和回路と、第１及び第２の排他
的論理和回路からのそれぞれの信号の絶対値信号を出力
する第１及び第２の１ビット加算器と、第１及び第２の
１ビット加算器のそれぞれのキャリをラッチする第１及
び第２のキャリラッチ回路とを備えることを特徴とする
請求項１記載の演算装置。 - 【請求項４】 固定値乗算手段は、二つの絶対値信号を
選択信号で選択する第１及び第２のマルチプレクサと、
第１のマルチプレクサからの出力を順次蓄える第１の複
数のフリップフロップ回路と、第２のマルチプレクサか
らの出力を順次蓄える第２の複数のフリップフロップ回
路と、第１の複数のフリップフロップ回路からの信号と
第２のマルチプレクサからの信号とを加算する第１の１
ビット加算器と、第１の１ビット加算器のキャリをラッ
チする第１のキャリラッチ回路と、第２の複数のフリッ
プフロップ回路の所定の蓄積信号と、後段のフリップフ
ロップ回路からの蓄積信号を加算する第２の１ビット加
算器と、第２の１ビット加算器のキャリをラッチする第
２のキャリラッチ回路と、第２の複数のフリップフロッ
プ回路の所定の蓄積信号と第２の１ビット加算器からの
信号を加算する第３の１ビット加算器と、第３の１ビッ
ト加算器のキャリをラッチする第３のキャリラッチ回路
と、第１の１ビット加算器からの信号と第３の１ビット
加算器からの信号を加算した演算結果信号を出力する第
４の１ビット加算器と、第３の１ビット加算器のキャリ
をラッチする第４のキャリラッチ回路とを備えることを
特徴とする請求項１記載の演算装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191099A JP3003467B2 (ja) | 1993-08-02 | 1993-08-02 | 演算装置 |
| NO19942683A NO310898B1 (no) | 1993-08-02 | 1994-07-18 | Kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater |
| US08/277,826 US5459683A (en) | 1993-08-02 | 1994-07-20 | Apparatus for calculating the square root of the sum of two squares |
| EP94305411A EP0637797B1 (en) | 1993-08-02 | 1994-07-21 | Calculation apparatus |
| DE69426002T DE69426002T2 (de) | 1993-08-02 | 1994-07-21 | Kalkulationsgerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191099A JP3003467B2 (ja) | 1993-08-02 | 1993-08-02 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744530A JPH0744530A (ja) | 1995-02-14 |
| JP3003467B2 true JP3003467B2 (ja) | 2000-01-31 |
Family
ID=16268843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191099A Expired - Fee Related JP3003467B2 (ja) | 1993-08-02 | 1993-08-02 | 演算装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5459683A (ja) |
| EP (1) | EP0637797B1 (ja) |
| JP (1) | JP3003467B2 (ja) |
| DE (1) | DE69426002T2 (ja) |
| NO (1) | NO310898B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393067B1 (en) * | 1996-03-06 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Differential detection receiver |
| JPH09325955A (ja) * | 1996-06-05 | 1997-12-16 | Sharp Corp | 二乗和の平方根演算回路 |
| US6070181A (en) * | 1998-03-27 | 2000-05-30 | Chun-Shan Institute Of Science And Technology | Method and circuit for envelope detection using a peel cone approximation |
| US6553399B1 (en) * | 1998-03-27 | 2003-04-22 | Chung-Shan Institute Of Science | Method and circuit for envelope detection using a peel cone approximation |
| KR100653298B1 (ko) * | 1999-03-16 | 2006-12-04 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 방법 |
| TW480415B (en) * | 2000-05-17 | 2002-03-21 | Chung Shan Inst Of Science | Demodulation apparatus of square root and method of the same |
| TWI239457B (en) * | 2004-04-12 | 2005-09-11 | Chung Shan Inst Of Science | Method and apparatus for demodulating square root |
| US9392360B2 (en) | 2007-12-11 | 2016-07-12 | Andrea Electronics Corporation | Steerable sensor array system with video input |
| US8818000B2 (en) | 2008-04-25 | 2014-08-26 | Andrea Electronics Corporation | System, device, and method utilizing an integrated stereo array microphone |
| RU2625530C1 (ru) * | 2016-05-17 | 2017-07-14 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Устройство для вычисления функции вида z=√x2 + y2 |
| CN107730588A (zh) * | 2017-10-10 | 2018-02-23 | 西安邮电大学 | 用于图形处理的直角三角形斜边边长快速获取方法和电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3829672A (en) * | 1973-06-06 | 1974-08-13 | Collins Radio Co | Serial binary square root apparatus |
| US3858036A (en) * | 1974-02-26 | 1974-12-31 | Rca Corp | Square root of sum of squares approximator |
| US4503549A (en) * | 1982-07-16 | 1985-03-05 | The Babcock & Wilcox Company | Interpolating function generator for transmitter square root extraction |
| US4694417A (en) * | 1982-07-21 | 1987-09-15 | Raytheon Company | Method and apparatus for determining the magnitude of a square root of a sum of squared value using vernier addressing |
| US4553260A (en) * | 1983-03-18 | 1985-11-12 | Honeywell Inc. | Means and method of processing optical image edge data |
| US4587552A (en) * | 1983-09-02 | 1986-05-06 | Rca Corporation | Apparatus for generating the magnitude of the vector sum of two orthogonal signals as for use in a digital TV receiver |
| US4599701A (en) * | 1983-10-19 | 1986-07-08 | Grumman Aerospace Corporation | Complex magnitude computation |
| EP0179947B1 (de) * | 1984-11-02 | 1989-07-26 | Deutsche ITT Industries GmbH | Schaltungsanordnung mit digitalen Schaltkreisen zur Berechnung des Betrages einer komplexen Digitalgrösse |
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