NO310898B1 - Kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater - Google Patents
Kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater Download PDFInfo
- Publication number
- NO310898B1 NO310898B1 NO19942683A NO942683A NO310898B1 NO 310898 B1 NO310898 B1 NO 310898B1 NO 19942683 A NO19942683 A NO 19942683A NO 942683 A NO942683 A NO 942683A NO 310898 B1 NO310898 B1 NO 310898B1
- Authority
- NO
- Norway
- Prior art keywords
- signal
- adder
- digital signal
- output signal
- latch
- Prior art date
Links
- 230000004044 response Effects 0.000 claims description 24
- 230000000903 blocking effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 13
- 230000001934 delay Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000002401 inhibitory effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000004154 complement system Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000015607 signal release Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/552—Powers or roots, e.g. Pythagorean sums
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/552—Indexing scheme relating to groups G06F7/552 - G06F7/5525
- G06F2207/5525—Pythagorean sum, i.e. the square root of a sum of squares
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- Software Systems (AREA)
- Complex Calculations (AREA)
- Calculators And Similar Devices (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
Den foreliggende oppfinnelse vedrører et kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater av den verdi som representeres av et første digitalt signal og kvadratet av den verdi som representeres av et andre digitalt signal.
I digital signalbehandling er noen kalkulasjoner ment å skulle avlede kvadratroten So av summen av kvadratet av den første verdi som representeres av et første digitalt signal og kvadratet av en andre verdi som representeres av et andre digitalt signal. Nærmere bestemt uttrykkes kvadratroten So som So=VA2+B2 hvor "A" betegner den verdi som representeres av det første digitale signal og "B" betegner den verdi som representeres av det andre digitale signal.
Slik det skal beskrives senere tenderer tidligere kjente apparater for slike kalkulasjoner til å ha en komplisert struktur.
Det er et formål ifølge den foreliggende oppfinnelse å frembringe et forbedret kalkulasjonsapparat.
Den foreliggende oppfinnelse frembringer et kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater som omfatter: første anordning for behandling av et første digitale signal av en seriell form til et andre digitalt signal av en seriell form, idet det andre digitale signal representerer en absoluttverdi |A| av en verdi A som er representert ved det første digitale signal,
andre anordning for behandling av et tredje digitalt av en seriell form til et fjerde digitalt signal av en seriell form, idet det fjerde digitale signal representerer en absoluttverdi |B| av en verdi B som er representert ved det tredje digitale signal,
tredje anordning for sammenlikning mellom absoluttverdi er av verdiene A og B som er representert ved de første og tredje signalene, og generering av et
sammenlikningsresulterende digitalt signal som representerer et resultat av sammenlikningen, og
fjerde anordning for kalkulering av en resultatverdi RV som respons til absoluttverdien |A| representert ved det andre digitale signal, absoluttverdien |B| representert ved det fjerde digitale signal, og sammenlikningsresultatet som er representert ved det sammenlikningsresulterende digitale signal, som er kjennetegnet
ved at den fjerde anordning kalkulerer resultatverdien RV ifølge en likning uttrykt som følger:
idet MAX betyr en operator for utvelgelse av den største av absoluttverdiene |A| og |B|, og MIN betyr en operator for utvelgelse av den minste av absoluttverdiene |A| og |B|, resultatverdien RV er tilnærmet 27 ganger kvadratroten av summen av kvadratet av verdien som er representert ved det første digitale signal og kvadratet av verdien som er representert ved det tredje digitale signal, den fjerde anordningen brukes for generering av et kalkulasjons-resulterende digitalt signal av en seriell form som representerer resultatverdien RV,
den fjerde anordning omfatter: *
en første multiplekser for utvelgelse av en av det andre digitale signal og det fjerde digitale signal som respons til det sammenlikningsresulterende signal,
en andre multiplekser for utvelgelse av en av det andre digitale signal og det fjerde digitale signal som respons til det sammenlikningsresulterende signal,
en første seriekombinasjon av vipper som suksessivt lagrer et utgangssignal fra den første multiplekser,
en andre seriekombinasjon av vipper som suksessivt lagrer et utgangssignal fra den andre multiplekser,
en første 1-bit-adderer for addering av et utgangssignal fra den første kombinasjon av vippene og utgangssignalet fra den andre multiplekser,
en første sperre for sperring av et menteoverføirngssignal som genereres av den første adderer,
en andre 1 -bit-adderer for addering av utgangssignal er fra gitte vipper i den andre kombinasjonen,
en andre sperre for sperring av et menteoverføirngssignal som genereres av den andre adderer,
en tredje 1-bit-adderer for addering av et utgangssignal fra den andre kombinasjon av vippene og et utgangssignal fra den andre adderer,
en tredje sperre for sperring av et menteoverføirngssignal som genereres av den tredje adderer,
en fjerde 1-bit-adderer for addering av et utgangssignal fra den første adderer og et utgangssignal fra den tredje adderer, og
en fjerde sperre for sperring av et menteoverføirngssignal som genereres av den fjerde
adderer.
Det er å foretrekke at den første anordning omfatter et skifteregister for temporær lagring av det første digitale signal, en første sperre for sperring av en MSB i det første digitale signal, en eksklusiv-OR-krets for utførelse av eksklusiv-OR-operasjon mellom et utgangssignal fra skifteregisteret og et inngangssignal fra den første sperre, en andre sperre for sperring av det første digitale signals MSB som en startverdi, og en 1 -bit adderer for addering av et utgangssignal fra eksklusiv-OR-kretsen og et utgangssignal fra den andre sperre samt generering av det andre digitale signal, hvori den andre sperre skal fungere ved å sperre et menteoverføirngssignal som genereres av addereren.
Det er å foretrekke at den andre anordning omfatter et skifteregister for temperær lagring av det tredje digitale signal, en første sperre for sperring av et MSB i det tredje digitale signal, en eksklusiv-OR-krets for utførelse av eksklusive-OR-operasjon mellom ett utgangssignal fra skifteregisteret og et utgangssignal fra den første sperre, en andre sperre for sperring av det tredje digitale signals MSB som en startverdi, og en 1-bit adderer for addering av et utgangssignal fra den eksklusiv-OR-krets og et utgangssignal fra den andre sperre og genererer det fjerde digitale signal, hvori den andre sperre skal fungere ved å låse et menteoverføringssignal som genereres av addereren.
Det foretrekkes at den tredje anordning omfatter en første eksklusiv-OR-krets for utførelse av eksklusiv-OR-operasjon mellom det første digitale signal og det tredje digitale signal, en første sperre for sperring av et utgangssignal fra den første eksklusive-OR-krets, en invertor for invertering av det tredje digitale signal, en første 1-bit adderer for addering av det første digitale signal og det andre digitale signal, en andre sperre for sperring av et menteoverføirngssignal som genereres av den første adderer, en andre 1-bit adderer for addering av det første digitale signal og et utgangssignal fra invertoren, en tredje sperre for sperring av et menteoverføirngssignal som genereres av den andre adderer, en multiplekser for utvelgelse av et av et utgangssignal fra den første adderer og et utgangssignal fra den andre adderer som respons til et utgangssignal fra den første sperre, og en andre eksklusiv-OR-krets for utførelse av eksklusiv-OR-operasjon mellom det første digitale signal og et utgangssignal fra multiplekseren og for å generere det sammenlikningsresulterende signal som respons til det første digitale signal og utgangssignalet fra multiplekseren.
Det er å foretrekke at den fjerde anordning omfatter en første multiplekser for utvelgelse av en av det andre digitale signal og det fjerde digitale signal som respons til det sammenlikningsresulterende signal, en første serie kombinasjon av vipper som suksessivt lagrer et utgangssignal fra den første multiplekser, en andre serie kombinasjon av vipper som suksessivt lagrer et utgangssignal fra den andre multiplekser, en første 1-bit adderer for addering av et utgangssignal fra den første kombinasjon av vipper og utgangssignalet fra den andre multiplekser, en første sperre for sperring av et menteoverføirngssignal som genereres av den første adderer, en andre 1-bit adderer for addering av utgangssignaler fra gitte vipper i den andre kombinasjon, en andre sperre for sperring av et menteoverføirngssignal som genereres av den andre adderer, en tredje 1-bit adderer for addering av et utgangssignal fra den andre kombinasjon av vipper og et utgangssignal fra den andre adderer, en tredje sperrer for sperring av et menteoverføringssignal som genereres av den tredje adderer, en fjerde 1-bit adderer for addering av et utgangssignal fra den første adderer og et utgangssignal fra den tredje adderer, og en fjerde sperring for sperring av et menteoverføirngssignal som genereres av den fjerde adderer.
Det følger en kort beskrivelse av tegningene.
Figur 1 viser et blokkdiagram for et første tidligere kjent kalkulasjonsapparat.
Figur 2 viser et blokkdiagram for et andre tidligere kjent kalkulasjonsapparat.
Figur 3 viser et blokkdiagram for et tilnærmelses-kalkulasjonsapparat.
Figur 4 viser et blokkdiagram for et kalkulasjonsapparat ifølge en første utførelses form
av den foreliggende oppfinnelse.
Figur 5 viser et blokkdiagram for en absoluttverdi-komparator i figur 4.
Figur 6 viser et blokkdiagram for en absoluttverdi-kalkulator i figur 4.
Figur 7 viser et blokkdiagram for en multipliserer i figur 4.
Figur 8 viser et tidskontrollområde-diagram for forskjellige signaler i figurens 5
absoluttverdi-komparator.
Figur 9 viser et diagram av relasjonen mellom de verdier som representeres av inngangssignalene Sa og Sb, og den logiske tilstand for utgangssignalet fra en multiplekser 30 i figurens 5 absoluttverdi-komparator. Figur 10 er et diagram for relasjonen mellom de verdier som representeres av de inngående digitale signaler Sa og Sb, og den logiske tilstand av det utgående signal Sc fra en eksklusiv-OR-krets 31 i figurens 5 absoluttverdi-komparator. Figur 11 er et tidsdomene-diagram for forskjellige signaler i figurens 6 absoluttverdi-
kalkulator. Figur 12 viser et tidskontrollområde-diagram for forskjellige signaler i figurens 7
multipliserer.
Figur 13 viser et blokkdiagram for et kalkulasjonsapparat ifølge en andre utførelsesform
av den foreliggende oppfinnelse.
Tidligere kjente kalkulasjonsapparater skal n$ beskrives for å fremme en bedre forståelse av den foreliggende oppfinnelse.
Figur 1 viser et første tidligere kjent kalkulasjonsapparat. Som vist i figur 1 inkluderer det første tidligere kjente kalkulasjonsapparat N-bits multipliserere 2 og 3, en M-bits adderer 4 og en kvadratrot-kalkulator 5, hvor hhv. "N" og "M" betegner gitte naturlige tall.
Et N-bits digitalt inngangssignal Sa med parallell form applikeres til multiplisereren 2 mens et annet N-bits digitalt inngangssignal Sb med parallell form applikeres til den andre multipliserer 3. Multiplisereren 2 kalkulerer kvadratet "Sa<2>" av den verdi som representeres av det digitale signal Sa, og utmatet et M-bits digitalt signal som indikerer det kalkulerte kvadrat "Sa<2>". Multiplisereren 3 kalkulerer kvadratet "Sb<2>" av den verdi som representeres av det digitale signal Sb og utmater et M-bits digitalt signal som indikerer det kalkulerte kvadrat "Sb<2>".
Addereren 4 mottar utgangssignalene fra multiplisereme 2 og 3 og kalkulerer summen "Sa<2>+Sb<2>" av verdiene "Sa<2>" og "Sb<2>" som representeres av utgangssignalene fra multiplisereme 2 og 3. Addereren 4 utmater et (M+l)-bits digitalt signal som indikerer den kalkulerte sum "Sa<2>+Sb<2>".
Kvadratrot-kalkulatoren 5 mottar utgangssignalet fra addereren 4 og kalkulerer kvadratroten "VSa<2>+Sb<2>" av verdien "Sa<2>+Sb<2>" som er representert av utgangssignalet fra addereren 4. Kvadratrot-kalkulatoren 5 utmater et digitalt signal So som indikerer den kalkulerte kvadratrot "VSa<2>+Sb2".
Figur 2 viser et andre tidligere kjent kalkulasjonsapparat. Som vist i figur 2 inkluderer det andre tidligere kjente kalkulasjonsapparat en 1-bits multiplekser 6, en N-bits multipliserer 7, en M-bits sperre 8, en M-bits adderer 9 og en kvadratrot-kalkulator 10, hvor hhv. "N" og "M" betegner gitte naturlige tall.
Et N-bits digitalt inngangssignal Sa med parallell form og et N-bits digitalt inngangssignal Sb med parallell form applikeres til multiplekseren 6. Multiplekseren 6 utvelger sekvensielt digitalsignalet Sa eller digitalsignalet Sb og fører det utvalgte signal til multiplisereren 7. Når multiplisereren 6 utvelger det digitale signal Sa og fører det til multiplisereren 7'kalkulerer multiplisereren 7 kvadratet "Sa<2>" av den verdi som representeres med det digitale signal Sa og utmater et N-bits digitalsignal som indikerer det kalkulerte kvadrat "Sa<2>" sperren 8 mottar og bærer det utgangssignal fra multiplisereren 7 som representerer det kalkulerte kvadrat "Sa<2>". Når multipleksereren 6 utvelger det digitale signal Sb og fører det til multiplisereren 7, kalkulerer multiplisereren 7 kvadratet "Sb<2>" av den verdi som er representert med det digitale signal Sb og utmater et M-bits digital signal som indikerer det kalkulerte kvadrat "Sb<2>". I dette tilfellet mottar addereren 9 utgangssignalet fra multiplisereren 7 som representerer det kalkulerte kvadrat "Sb<2>". Samtidig mottar addereren 9 det utgangssignal fra sperren 8 som representerer det kalkulerte kvadrat "Sa<2>".
Addereren 9 kalkulerer summen "Sa<2>+Sb<2>" av verdiene "Sa<2>" og "Sb<2>" som er representert ved utgangssignalene fra multiplisereren 7 og sperren 8. Addereren 9 utmater et (M+l)-bits digitalt signal som indikerer den kalkulerte sum "Sa<2>+Sb<2>".
Kvadratrot-kalkulatoren 10 mottar utgangssignalet fra addereren 9 og kalkulerer kvadratroten "VSa<2>+Sb<2>" av den verdi "Sa<2>+Sb<2>" som er representert med utgangssignalet fra addereren 9. Kvadratrot-kalkulatoren 10 utmater et digitalt signal So som indikerer den kalkulerte kvadratrot "VSa<2>+Sb<2>".
Figur 3 viser et tilnærmelses-kalkulasjonsapparat som ikke er kjent teknologi i forhold til den foreliggende oppfinnelse. Som vist i figur 4 inkluderer tilnærmelses-kalkulasjonsapparatet N-bits absoluttverdi-kalkulatorer 11 og 12, en N-bits subtraktor 13, N-bits multipleksere 14 og 15, en N-bits multipliserer 16 og en M-bits adderer 17, hvor hhv. "N" og "M" betegner gitte naturlige tall.
Figurens 3 tilnærmelses-kalkulasjonsapparat er utformet for å operere med digitale N-bits inngangssignaler Sa og Sb av parallell form som representerer hhv. en i fase-komponent og en kvadraturkomponent av et konstant-envelope analogt signal. I dette tilfellet er kvadratroten av summen av kvadratet av verdien "A" som er representert ved det digitale signal Sa og kvadratet av verdien "B" som er representert ved det digitale signal Sb omtrent gitt ved den følgende, likning.
hvor MAX betegner en operator for utvelgelse av den største av to i den følgende parantes og MIN betegner en operator for utvelgelse av den minste av to i den følgende parantes.
Det digitale N-bits inngangssignal Sa applikeres til absoluttverdi-kalkulatoren 11 mens det andre digitale N-bits inngangssignal Sb applikeres til absoluttverdi-kalkulatoren 12. Innretningen 11 kalkulerer absoluttverdien "|A|" av verdien "A" som er representert ved det digitale signal Sa og utmater et N-bits digitalt signal som indikerer den kalkulerte absoluttverdi "|A|". Innretningen 12 kalkulerer absoluttverdien "|B|" av verdien "B" som er representert ved det digitale signal Sb og utmater et N-bits digitalt signal som indikerer den kalkulerte absoluttverdi "|B|".
Subtraktoren 13 mottar utgangssignalene fra absoluttverdi-kalkulatorene 11 og 12 og kalkulerer en forskjell mellom verdiene "|A|" og "|B|" som er representert ved de mottatte signaler. Subtraktoren 13 bestemmer hvilke av verdiene "|A|" og "|B|" som er størst og utmater et digitalt signal som representerer resultatet av beslutningen. Subtraktoren 13 kan erstattes av en komparator.
Multiplekseren 14 mottar utgangssignalene fra absoluttverdikalkulatorene 11 og 12. Dessuten mottar multiplekseren 14 utgangssignalet fra subtraktoren 13. Multiplekseren 14 utvelger et av utgangssignalene fra absoluttverdi-kalkulatorene 11 og 12 som respons til utgangssignalet fra subtraktoren 13 og fører det utvalgte signal til addereren 17. Nærmere bestemt utvelger multiplekseren 14 et av de utgangssignaler fra absoluttverdi-kalkulatorene 11 og 12 som svarer til den største av verdiene "|A|" og "|B|". Også har multiplekseren 14 den funksjon som svarer til betegnelsen "MAX(|A|, |B|" i likningen (1).
Multiplekseren 15 mottar utgangssignalene fra absoluttverdi-kalkulatorene 11 og 12. Dessuten mottar multiplekseren 15 utgangssignalet fra subtrakteren 13. Multiplekseren 15 utvelger et av utgangssignalene fra absoluttverdi-kalkulatorene 11 og 12 som respons til utgangssignalet fra subtraktoren 13 og fører det utvalgte signal til multiplisereren 16. Nærmere bestemt utvelges multiplisereren 15 et av de utgangssignaler fra absoluttverdi-kalkulatorene 11 og 12 som svarer til den minste av verdiene "|A|" og "|B|". Altså har multiplekseren 15 den funksjon som svarer til betegnelsen "MIN(|A|, |B|" i likningen (1).
r Multiplisereren 16 mottar det utgangssignal fra multiplekseren 16 som representerer verdien "MIN(|A|, |B|)". Dessuten mottar multiplisereren 16 et digitalt utgangssignal fra et register eller liknende (ikke vist) som representerer en fast verdi på V2 - 1. Multiplisereren 16 kalkulerer produktet av verdien "MIN(|A|, |B|)" og verdien "V2 - 1", og utmater et digitalt signal som indikerer det kalkulerte produkt "MIN(|A|, |B|)x(V2 - 1)".
Addereren 17 mottar det utgangssignal fra multiplekseren 14 som representerer verdien "MAX(|A|, |B|)". Dessuten mottar addereren 17 det utgangssignal fra multiplisereren 16 som representerer verdien "MIN(|A|, |B|)x(V2 - 1)". Addereren 17 kalkulerer summen av de verdier som er representert med utgangssignalene fra multiplekseren 14 og multiplisereren 16 og utmater et digitalt signal So som indikerer den kalkulerte sum "MAX(|A|, |B|) + MIN(|A|, |B|)x(V2 - 1)". På denne måte utmater addereren 17 et digitalt signal So som representerer høyre side av likningen (1) hvilket er tilnærmet lik verdien "VA2 + B2".'
I tilfeller hvor bit-tallet "N" i de digitale inngangssignaler Sa og Sb er stort, tenderer de tidligere kjente kalkulasjonsapparat er i figurene 1 og 2 og figurens 3 tilnærmelses-kalkulasjonsapparat til å være kompliserte i struktur siden adderende og multipliserende deri behøver store antall porter.
Figur 4 viser et kalkulasjonsapparat ifølge den første utførelsesform av den foreliggende oppfinnelse. Som vist i figur 4 inkluderer kalkulasjonsapparatet en absoluttverdi-komparator 20, en absoluttverdi-kalkulator 21 og en multipliserer 22.
Absoluttverdi-komparatoren 20 og absoluttverdi-kalkulatoren 21 er forbundet med multiplisereren 22. Digitale inngangssignaler Sa og Sb med seriell form applikeres til absoluttverdi-komparatoren 20 og absoluttverdi-kalkulatoren 21. Absoluttverdi-komparatoren 20 genererer et digitalt signal Se som respons til de digitale inngangssignaler Sa og Sb, og utmater det genererte signal Se til multiplisereren 22. Absoluttverdi-kalkulatoren 21 genererer digitale signaler Sd og Se som respons til de digitale inngangssignaler Sa og Sb, og utmater de genererte signaler Sd og Se til multiplisereren 22. Multiplisereren 22 genererer et digitalt signal So som respons til de digitale signaler Sc, Sd og Se, og utmater det genererte digitale signal So.
Som vist i figur 5 inkluderer absoluttverdi-komparatoren 20 en eksklusiv-OR-krets 23, en sperre 24, en NOT-krets (en invertor) 25, en 1 -bits adderer 26, en sperre 27, en 1-bits adderer 28, en sperre 29, en multiplekser 30 og en ekslusiv-OR-krets 31.
De digitale inngangssignaler Sa og Sb applikeres til hhv. første og andre inngangssider på eksklusiv-OR-kretsen 23. Eksklusiv-OR-kretsens 23 utgangsside forbindes med sperrens 24 inngangsside. Sperrens 24 utgangsside forbindes med en styringsterminal på multiplekseren 30. De digitale inngangssignaler Sa og Sb applikeres til addererens 26 hhv. første og andre inngangssider. Addererens 26 inngangsside er forbundet med en første inngangsside på multiplekseren 30. En menteoverføirngsterminal på addereren 26 er forbundet med sperren 27. Det digitale inngangssignal Sa applikeres til en første inngangsside på addereren 28. Det digitale inngangssignal Sb applikeres til NOT-kretsen 25 inngangsside. NOT-kretsens 25 utgangsside er forbundet med en andre inngangsside på addereren 28. Addererens 28 utgangsside er forbundet med en andre inngangsside på multiplekseren 30. En menteoverføirngsterminal på addereren 28 er forbundet med sperren 29. Multiplekserens 30 utgangsside er forbundet med en første inngangsside på eksklusiv-OR-kretsen 31. En andre inngangsside på eksklusiv-OR-kretsen 31 utsettes for det digitale inngangssignal Sa. Eksklusiv-OR-kretsens 31 utgangsside følges av figurens 4 multipliserer 22.
Kretsen 23 utfører eksklusiv-OR-operasjon mellom de digitale inngangssignaler Sa og Sb. Utgangssignalet fra eksklusiv-OR-kretsen 23 bæres av sperren 24 før den overføres til multiplekseren 30. Innretningen 26 adderer de digitale inngangssignaler Sa og Sb. Utgangssignalet fra addereren 26 mates til multiplekseren 30. Sperren 27 bærer et menteoverføringssignal som genereres av addereren 26. Det digitale inngangssignal Sb inverteres ved NOT-kretsen 25. Utgangssignalet fra NOT-kretsen 25 applikeres til addereren 28. Innretningen 28 adderer det digitale inngangssignal Sa og utgangssignalet fra NOT-kretsen 25. Utgangssignalet fra addereren 28 mates til multiplekseren 30. Sperren 29 bærer et menteoverføringssignal som genereres av addereren 28. Multiplekseren 30 utvelger et av utgangssignalene fra addererne 26 og 28 som respons til utgangssignalet fra sperren 24 og fører det utvalgte signal til eksklusiv-OR-kretsen 31. Kretsen 31 utfører eksklusiv-OR-operasjon mellom de digitale inngangssignaler Sa og utgangssignalet fra multiplekseren 30. Utgangssignalet fra eksklusiv-OR-kretsen 31 benyttes som et signal Sc som mates til figurens 4 multipliserer 22.
Slik det er vist i figuren 6 separeres absoluttverdi-kalkulatoren 21 til første og andre partier 21A og 21B som hhv. opererer med de digitale inngangssignaler Sa og Sb.
Absoluttverdi-kalkulatorens 21 første parti 21A inkluderer et skifteregister 34A, en sperre 35A, en eksklusiv-OR-krets 36A, en 1-bits adderer 37A og en sperre 38A.
Det digitale inngangssignal Sa applikeres til skrifteregisterets 34A inngangsside. Skifteregisterets 34A utgangsside er forbundet med en første inngangsside på eksklusiv-OR-kretsen 36A. Det digitale inngangssignal Sa applikeres til sperrens 35A inngangsside. Sperrens 35A utgangsside er forbundet med en andre inngangsside på eksklusiv-OR-kretsen 36A. Eksklusiv-OR-kretsens 36A utgangsside er forbundet med addererens 37A inngangsside. Addereren 37A utgangsside er fulgt av figurens 4 multipliserer 22. En menteoverføirngsterminal på addereren 37A er forbundet med sperren 38A. Det digitale inngangssignal Sa applikeres til sperren 3 8 A.
Sekvensielle bits av det digitale inngangssignal Sa skrives inn i skifteregisteret 34A en etter en, idet de omskriftes fra lagringssegmenter til påfølgende lagringssegmenter i skifteregisteret 34A før de en etter en utmates fra skifteregisteret 34A. Dermed forsinker skifteregisteret 34A det digitale inngangssignal Sa med et forutbestemt tidsrom. Utgangssignalet fra skifteregisteret 34A, d.v.s. forsinkelsesresultantsignalet, mates til eksklusiv-OR-kretsen 36A. Det digitale inngangssignals Sa største bit (sign bit, MSB) bæres av sperren 35A før den mates til eksklusiv-OR-kretsen 36A. Kretsen 36A utfører eksklusiv-OR-operasjon mellom utgangssignalene fra skifteregisteret 34A og sperren 35A. Utgangssignalet fra eksklusiv-OR-kretsen 36A mates til addereren 37A. Det digitale inngangssignals Sa største bit (sign bit, MSB) mates i sperren 38A til initialisering av sperren 38A. Innretningen 37A adderer utgangssignalene fra eksklusiv-OR-kretsen 36A og sperren 38A. Sperren 38A bærer et menteoverføirngssignal som genereres av addereren 37A. Utgangssignalet fra addereren 37A benyttes som et signal Sd som mates til figurens 4 multipliserer 22.
Absoluttverdi-kalkulatorens 21 andre parti 2IB inkluderer et skifteregister 34B, en sperre 35B, en eksklusiv-OR-krets 36B, en 1-bits adderer 37B og en sperre 38B.»
Det digitale inngangssignal Sb applikeres til skifteregisterets 34B inngangsside. Skifteregisterets 34B utgangsside er forbundet med en første inngangsside på eksklusiv-OR-krets 36B. Det digitale inngangssignal Sb applikeres til sperrens 35B inngangsside. Sperrens 35B utgangsside er forbundet med en andre inngangsside på eksklusiv-OR-kretsen 36B. Eksklusiv-OR-kretsens 36B utgangsside er forbundet med addererens 37B inngangsside. Addererens 37B utgangsside er fulgt av figurens 4 multipliserer 22. En menteoverføirngsterminal på addereren 37B er forbundet med sperren 38B. Det digitale inngangssignal Sb applikeres til sperren 38B.
Det digitale inngangssignals Sb sekvensielle bits skrives en etter en inn i skifteregisteret 34B, idet de omskiftes fra lagringssegmenter til påfølgende lagringssegmenter i skifteregisteret 34B før de en etter en utmates fra skifteregisteret 34B. Dermed forsinker skifteregisteret 34B det digitale inngangssignal Sb med et forutbestemt tidsrom. Utgangssignalet fra skifteregisteret 34B, d.v.s. forsinkelsesresultantsignalet, mates til eksklusiv-OR-kretsen 36B. Det digitale inngangssignals Sb største bit (sign bit, MSB) bæres av sperren 35B før den mates til eksklusiv-OR-kretsen 36B. Kretsen 36B utfører eksklusiv-OR-operasjon mellom utgangssignalene fra skifteregisteret 34B og sperren 35B. Utgangssignalet fra eksklusiv-OR-kretsen 36B mates til addereren 37B. Det digitale inngangssignals Sb største bit (sign bit, MSB) lagres i sperren 38B til initialisering av sperren 38B. Innretningen 37B adderer utgangssignalene fra eksklusiv-OR-kretsen 36B og sperren 38B. Sperren 38B bærer et menteoverføringssignal som genereres av addereren 37B. Utgangssignalet fra addereren 37B benyttes som et signal Se som mates til figurens 4 multipliserer 22.
Som vist i figur 7 inkluderer multiplisereren 22 multipleksere 43 og 44, sperrer 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55 og 56, 1 -bits adderere 62, 65, 68 og 70 og sperrer 63, 66, 69 og 71.
Utgangssignalene Sd og Se fra absoluttverdi-kalkulatoren 21 applikeres til hhv. multipleksorens første og andre inngangssider. Utgangssignalet Sc fra absoluttverdi-komparatoren 20 applikeres til en kontrollterminal på multiplekseren 43. Utgangssignalene Sd og Se fra absoluttverdi-kalkulatoren 21 applikeres hhv. til multipleksorens 44 første og andre inngangssider. Utgangssignalet Sc fra absoluttverdi-komparatoren 20 applikeres til en kontrollterminal på multiplekseren 44. Multiplekserens 43 utgangsterminal følges suksessivt av sperrene 45, 46, 47, 48, 49, 50 og 51. Sperrens 51 utgangsside er forbundet med en første inngangsside på addereren 62. Multiplekserens 44 utgangsterminal følges suksessivt av sperrene 52, 53, 54, 55 og 56. Multiplekserens 44 utgangsside er også forbundet med en andre inngangsside på addereren 62. En menteoverføirngsterminal på addereren 62 er forbundet med sperren 63. Sperrens 53 utgangsside er forbundet med en første inngangsside på addereren 65. Sperrens 55 utgangsside er forbundet med en andre inngangsside på addereren 65. En menteoverføringsterminal på addereren 65 er forbundet med sperren 66. Sperrens 65 utgangsside er forbundet med en første inngangsside på addereren 68. Sperrens 56 utgangsside er forbundet med en andre inngangsside på addereren 68. En menteoverføirngsterminal på addereren 68 er forbundet med sperren 69. Addererens 62 utgangsside er forbundet med en første inngangsside på addereren 70. Addererens 68 utgangsside er forbundet med en andre inngangsside på addereren 70. En menteoverføirngsterminal på addereren 70 er forbundet med sperren 71. Addereren 70 utmater et digitalt signal So.
Multiplekseren 43 utvelger et av utgangssignalene Sd og Se fra absoluttverdi-kalkulatoren 21 som respons til utgangssignalet Sc fra absoluttverdi-komparatoren 20 og fører det utvalgte signal til sperren 45. Utgangssignalet fra multiplekseren 43 bæres suksessivt av sperrene 45, 46, 47, 48, 49, 50 og 51 før de utmates fra sperren 51. Kombinasjonen av sperrene 45-51 forsinker utgangssignalet fra multiplekseren 43 med et forutbestemt tidsrom. Hver av sperrene 45-51 inkluderer en vippe. Utgangssignalet Sg fra sperren 51, d.v.s. forsinkelsesresultant-signalet, mates til addereren 62.
Multiplekseren 44 utvelger et av utgangssignalene Sd og Se fra absoluttverdi-kalkulatoren 21 som respons til utgangssignalet Sc fra absoluttverdi-komparatoren 20 og fører det utvalgte signal Sh til sperren 52 bg addereren 62. Utgangssignalet Sh fra multiplekseren 44 holdes suksessivt av sperrene 52, 53, 54, 55 og 56 før det utmates fra sperren 56. Kombinasjonen av sperrene 52-56 forsinker utgangssignalet Sh fra multiplekseren 44 med et forutbestemt tidsrom. Hver av sperrene 52-56 inkluderer en vippe. Utgangssignalet Sh fra sperren 56, d.v.s. forsinkelsesresultant-signalet, mates til addereren 68. Utgangssignalet Si fra sperren 53 mates til addereren 65. Utgangssignalet Sj fra sperren 55 mates til addereren 65.
Innretningen 62 adderer utgangssignalet Sg fra sperren 51 og utgangssignalet Sh fra multiplekseren 44. Sperren 63 bærer et menteoverføringssignal som genereres av addereren 62. Utgangssignalet fra addereren 62 mates til addereren 70. Innretningen 65 adderer utgangssignalet Si fra sperren 53 og utgangssignalet Sj fra sperren 55. Sperren 56 bærer et menteoverføirngssignal som genererer av addereren 65. Utgangssignalet fra addereren 65 mates til addereren 68. Innretning 68 adderer utgangssignalet fra addereren 65 og utgangssignalet Sk fra sperren 56. Sperren 69 bærer et menteoverføirngssignal som genereres av addereren 68. Utgangssignalet fra addereren 68 mates til addereren 70. Innretningen 70 adderer utgangssignalene fra addererne 62 og 68. Sperren 71 bærer et menteoverføirngssignal som genereres av addereren 70. Utgangssignalet fra addereren 70 benyttes som et digitalt signal So hvilket representerer et endelig kalkulasjonsresultat.
Figurens 4 kalkulasjonsapparat fungerer som følger. Som tidligere beskrevet applikeres de digitale inngangssignaler Sa og Sb med seriell form til absoluttverdi-komparatoren 20 og absoluttverdi-kalkulatoren 21. Innretningen 20 sammenlikner absoluttverdien av den verdi "A" som er representert ved det digitale inngangssignal Sa og absoluttverdien av den verdi "B" som er representert med det digitale inngangssignal Sb. Med andre ord beslutter innretningen 20 hvilken av de absoluttverdier av verdiene "A" og "B" som er representert ved de digitale inngangssignaler Sa og Sb som er størst. Absoluttverdikomparatoren 20 utmater et digitalt signal Sc som representerer resultatet av sammenlikningen eller beslutningen. Innretningen 21 kalkulerer den absoluttverdi av verdien "A" som er representert med det digitale inngangssignal Sa og utmater et digitalt signal Sd som indikerer den kalkulerte absoluttverdi "|A|". Dessuten kalkulerer innretningen 21 absoluttverdien av verdien "B" som er representert med det digitale inngangssignal Sb og utmater et digitalt signal Se som indikerer den kalkulerte absoluttverdi "|B|". Multiplisereren 22 mottar utgangssignalene Sc, Sd og Se fra absoluttverdi-komparatoren 20 og absoluttverdi-kalkulatoren 21. Multiplisereren 22 behandler utgangssignalet Sd og Se fra absoluttverdi-komparatoren 20 på en forutbestemt måte som svarer til likningens (1) høyre side. I løpet av multiplisererens 22 signalbehandling, utføres utvelgelser av en av verdiene "|A|" og verdiene "|B|" som respons til utgangssignalet Sc fra absoluttverdi-komparatoren 20. Multiplisereren 22 genererer et digitalt signal So som representerer et kalkulasjonsresultat som respons til signalene Sc, Sd og Se. Multiplisereren 22 utmater det genererte digitale signal So. Kalkulasjonsresultatets digitale signal So svarer til den høyre side av likningen (1) som multipliseres med "2 ". I tilfeller hvor de digitale inngangssignaler Sa og Sb representerer hhv. en ifase-komponent og en kvadratur-komponent i et konstant-enveloppe analogt signal, er den verdi som er representert med det kalkulasjonsrelaterende signal So tilnærmet lik verdien "2 xVA<a>+B<2>".'
Funksjonsmåten for figurens 5 absoluttverdi-komparator 20 skal nå beskrives under henvisning til figur 8. Det digitale inngangssignals Sa minste bit (LSB) til største bit (MSB) applikeres sekvensielt til absoluttverdi-komparatoren 20 en etter en. Dessuten applikeres det digitale inngangssignals Sb minste bit (LSB) til største bit (MSB) sekvensielt til absoluttverdi-komparatoren 20 en etter en. De digitale inngangssignaler Sa og Sb som applikeres til absoluttverdi-komparatoren 20 er synkrone med hverandre. Under et eksempel på betingelser som er vist i figur 8, endres det digitale inngangssignals Sa logiske tilstand periodisk som "l->0->l—»l->0-»l-»l-»0->0" mens det digitale inngangssignals Sb logiske tilstand endres periodisk som "0-»0-+1->0->1->1-^1-^0h>0".
Addereren 26 utfører addisjonen av de digitale inngangssignaler Sa og Sb under henvisning til den digitale signalutlesning fra menteoverføirngssperren 27. Det skal bemerkes at det digitale signal i menteoverføirngssperren 27 er satt til "0" i et innledende trinn. Det addisjonsresultat-representerende signals minste bit (LSB) til største bit (MSB) applikeres sekvensielt fra addereren 26 til multiplekseren 30 en etter en.
Det digitale inngangssignal Sb inverteres ved NOT-kretsen 25. NOT-kretsen 25 utmater inversjonen av det digitale inngangssignal Sb til addereren 28. Addereren 28 utfører subtraksjonen mellom de digitale inngangssignaler Sa og Sb under henvisning til den digitale signalutløsning fra menteoverføirngssperren 29. Det skal bemerkes at det digitale signal i menteoverføringssperren 29 er satt til "1" i et starttrinn. Det subtraksjonsresultat-representerende signals minste bit (LSB) til største bit (MSB) applikeres sekvensielt fra addereren 28 til multiplekseren 30 en etter en.
Innretningen 23 utfører eksklusiv-OR-operasjon mellom de digitale inngangssignaler Sa og Sb. Når behandlingen av de digitale inngangssignalers Sa og Sb største bits (MSB) er fullført i addererne 26 og 28, blir utgangssignalet fra eksklusiv-OR-kretsen 23 tatt ut og båret av sperren 24. Sperren 24 utmater det bårne signal til multiplekseren 30. Sperren 24 kan utelates forutsatt at det foreligger egnet tidsbasejustering. Multiplekseren 30 utvelger en av utgangssignalene fra addererne 26 og 28 som respons til utgangssignalet fra sperren 24 og fører det utvalgte signal til eksklusiv-OR-kretsen 31.
* <*>
Figur 9 viser relasjonen mellom de verdier som er representert med de digitale inngangssignaler Sa og Sb, og den logiske tilstand av utgangssignalet fra multiplekseren 30 som opptrer når behandlingen av de digitale inngangssignalers Sa og Sb største bits (MSB) er fullført i addererne 26 og 28.
Eksklusiv-OR-kretsen 31 mottar utgangssignalet fra multiplekseren 30. Dessuten mottar eksklusiv-OR-kretsen 31 det digitale inngangssignal Sa. Innretningen 31 utfører eksklusiv-OR-operasjon mellom det digitale inngangssignal Sa og utgangssignalet fra multiplekseren 30. Utgangssignalet Sc fra eksklusiv-OR-kretsen 31 mates til figurens 4 multipliserer 22.
Figur 10 viser relasjonen mellom de verdier som representeres av de digitale inngangssignaler Sa og Sb, og den logiske tilstand av utgangssignalet Sc fra eksklusiv-OR-kretsen 31. Som vist i figur 10 er den logiske tilstand av utgangssignalet Sc fra eksklusiv-OR-kretsen 31 "0" når absoluttverdien "|Sa|" av den verdi som er representert med det digitale inngangssignal Sa er større enn absoluttverdien "|Sb|" av den verdi som er representert med det digitale inngangssignal Sb. Den logiske tilstand av utgangssignalet Sc fra eksklusiv-OR-kretsen 31 er "1" når absoluttverdien "|Sa|" av den verdi som er representert med det digitale inngangssignal Sa er mindre enn absoluttverdien "|Sb|" av den verdi som er representert med det digitale inngangssignal Sb. Den logiske tilstand av utgangssignalet Sc fra eksklusiv-OR-kretsen 31 er "0" eller "1" når absoluttverdien "|Sa|" av den verdi som er representert med det digitale inngangssignal Sa er lik med absoluttverdien "|Sb|" av den verdi som er representert med det digitale inngangssignal Sb.
Under eksempelet med betingelser som er vist i figur 8, er det digitale inngangssignal lik "001101101" langs retningen fra MSB til LSB mens det digitale inngangssignal Sb er "001110100". Dermed er absoluttverdien "|Sa|" av den verdi som er representert med det digitale inngangssignal Sa mindre enn absoluttverdien "|Sb|" av den verdi som er representert med det digitale inngangssignal Sb. I dette tilfellet er altså den logiske tilstand av utgangssignalet Sc fra eksklusiv-OR-kretsen 31 lik "1".
Funksjonsmåten for det første parti 21A av absoluttverdi-kalkulatoren 21 skal nå beskrives under henvisning til figurene 6 og 11. Det digitale inngangssignals Sa minste bit (LSB) til største bit (MSB) applikeres sekvensielt til absoluttverdikalkulatorens 21 første parti 21A en etter en. Under efe eksempel på betingelser som er vist i figur 11, endres det digitale inngangssignals Sa logiske tilstand periodisk som "l-»0-»0-^l->l". Det digitale inngangssignal Sa lagres i skifteregisteret 34A før det skal utmates fra skifteregisteret 34A til eksklusiv-OR-kretsen 36A. Skifteregisteret 34A forsinker det digitale inngangssignal Sa med et forutbestemt tidsrom som svarer til et 4-bits tidsrom. Sperren 35A tar ut og bærer det digitale inngangssignals Sa største bit (MSB) som representerer tegnet for den verdi som er representert med det digitale inngangssignal Sa. Sperren 35A utmater og bærer tegn-bit-signal til eksklusiv-OR-kretsen 36A. Innretningen 36A utfører eksklusiv-OR-operasjon mellom utgangssignalene fra skifteregisteret 34A og sperren 35A. Utgangssignalet fra eksklusiv-OR-kretsen 36A mates til addereren 3 7 A. Når tegn-bit-signal et indikerer at den verdi som er representert med det digitale inngangssignal Sa er positiv, føres utgangssignalet fra skifteregisteret 34A gjennom eksklusiv-OR-kretsen 36A og når deretter addereren 37A uten å bli endret av eksklusiv-OR-kretsen 3 6A. Når tegn-bit-signalet indikerer at den verdi som er representert med det digitale inngangssignal Sa er negativ, inverteres hver bit av utgangssignalet fra skifteregisteret 34A av eksklusiv-OR-kretsen 36A slik at inversjonen av utgangssignalet fra skifteregisteret 34A mates til addereren 37A.
Innretningen 37A adderer utgangssignalet fra eksklusiv-OR-kretsen 36A og utgangssignalet fra sperren 38A. I løpet av et starttrinn settes det digitale inngangssignals Sa største bit (tegn-bit, MSB) i sperren 38A. I løpet av en senere periode bærer sperren 38A et menteoverføirngssignal som genereres av addereren 37A. Utgangssignalet Sd fra addereren 37A indikerer absoluttverdien av den verdi som er representert med de digitale inngangssignal Sa. Indikasjonen på absoluttverdien foreligger i et 2's komplimentsystem. Utgangssignalet Sd fra addereren 37A mates til figurens 4 multipliserer 22 som et absoluttverdi-indikerende signal.
Under eksempelet på betingelser som er vist i figur 11, er det digitale inngangssignal Sa lik "11001" langs retningen fra MSB til LSB. Siden det digitale inngangssignals Sa største bit (MSB) er "1", er den verdi som representeres med det digitale inngangssignal Sa negativ. I dette tilfellet er utgangssignalet Sd fra addereren 37A lik "00111" langs den retning fra MSB til LSB som svarer til 2's komplementet av den verdi som er representert med det digitale inngangssignal Sa. Utgangssignalet Sd fra addereren 37A indikerer absoluttverdien av den verdi som er representert ved det digitale inngangssignal Sa.
Funksjonsmåten for absoluttverdi-kalkulatoren»21 andre parti 2IB likner funksjonsmåten for det første parti 21A derav. Absoluttverdi-kalkulatorens 21 andre parti 21B behandler det digitale inngangssignal Sb til et digitalt signal Se som indikerer absoluttverdien av den verdi som er representert med det digitale inngangssignal Sb. Utgangssignalet Se fra absoluttverdi-kalkulatorens 21 andre parti 2IB mates til figurens 4 multipliserer 22 som et absoluttverdi-indikerende signal.
Funksjonsmåten for figurens 7 multipliserer 22 skal nå beskrives under henvisning til figur 12. Utgangssignalet Sc fra absoluttverdi-komparatoren 20 applikeres til multiplisereren 22. Den minste bit (LSB) til den største bit (MSB) av utgangssignalet (absoluttverdi-signalet) Sd fra absoluttverdi-kalkulatoren 21 applikeres sekvensielt til multiplisereren 22 en etter en. Under addisjon applikeres den minste bit (LSB) til den største bit (MSB) av utgangssignalet (absoluttverdi-signalet) Se fra absoluttverdi-kalkulatoren 21 sekvensielt til multiplisereren 22 en etter en. De digitale signaler Sd og Se som applikeres til multiplisereren 22 er synkrone med hverandre. Under et eksempel på betingelser som er vist i figur 12, er det digitale signals Sc logiske tilstand lik "1". Dessuten endres det digitale signals (absoluttverdi-signalets) Sd logiske tilstand periodisk som "1—»0—»l-»0—>0" mens det digitale signals (absoluttverdi-signalets) Se logiske tilstand periodisk endres som "0—>-1 —> 1 —>■ 1 — >0".
Absoluttverdi-signalene Sd og Se mates til multiplekserne 43 og 44. Utgangssignalet Sc fra absoluttverdi-komparatoren 20 mates til multiplekserne 43 og 44. Det digitale signal Sc benyttes av multiplekserne 43 og 44 som et utvelgelsesstyrings-signal. Multiplekseren 43 utvelger et av absoluttverdi-signalene Sd og Se som respons til utvelgelsesstyrings-signalet Sc og fører det utvalgte signal til sperren 45. Når utvelgelsesstyirngs-signalet Sc er "0", d.v.s. når den verdi som er representert med absoluttverdi-signalet Sd er større enn den verdi som er representert med absoluttverdi-signalet Se, utvelger multiplekseren 43 absoluttverdi-signalet Sd og fører det til sperren 45. Når utvelgelseskontrollsignalet Sc er "1", d.v.s. når den verdi som er representert med absoluttverdi-signalet Se er større enn den verdi som er representert med absoluttverdi-signalet Sd, utvelger multiplekseren 43 absoluttverdi-signalet Se og fører det til sperren 45. Multiplekseren 44 utvelger et av absoluttverdi-signalene Sd og Se som respons til utvelgelseskontroll-signalet Sc og fører det utvalgte signal til sperren 52 og addereren 62 som et digitalt signal Sh. Når utvelgelsesstyirngs-signalet Sc er "0", d.v.s. når den verdi som er representert ved absoluttverdi-signalet Sd er større enn den verdi som er representert med absoluttverdi-signalet Se, utvelger multiplekseren 44 absoluttverdi-signalet Se og fører det til sperren 5*2 og addereren 62 som et digitalt signal Sh. Når utvelgelsesstyirngs-signalet Sc er "1", d.v.s. når den verdi som er representert med absoluttverdi-signalet Se er større enn den verdi som er representert med absoluttverdi-signalet Sd, utvelger multiplekseren 44 absoluttverdi-signalet Sd og fører det til sperren 52 og addereren 62 som et digitalt signal Sh.
Utgangssignalet fra multiplekseren 43 forsinkes av sperrene 45, 46, 47, 48, 49, 50 og 51 og omgjøres derved til forsinkelsesresultant-signalet Sg. Forsinkelsestidsrommet som frembringes av sperrene 45-51 svarer til et 7-bits tidsrom slik at den verdi som er representert med forsinkelsesresultant-signalet Sg svarer til 27 ganger den verdi som er representert med utgangssignalet fra multiplekseren 43. Utgangssignalet Sh fra multiplekseren 44 forsinkes av sperrene 52, 53, 54, 55 og 56 og omgjøres derved til forsinkelsesresultant-signalet Sk. Det forsinkelsestidsrom som frembringes av sperrene 52-56 svarer til et 5-bits tidsrom slik at den verdi som er representert med forsinkelsesresultant-signalet Sk svarer til 25 ganger den verdi som er representert med utgangssignalet Sh fra multiplekseren 44. Sperren 53 utmater et digitalt signal Si som representerer en verdi svarende til 2<2> ganger den verdi som er representert med utgangssignalet Sh fra multiplekseren 44. Sperren 55 utmater et digitalt signal Sj som representerer en verdi svarende til 24 ganger den verdi som er representert med utgangssignalet Sh fra multiplekseren 44.
Innretningen 62 adderer utgangssignalet Sg fra sperren 51 og utgangssignalet Sh fra multiplekseren 44. Sperren 63 bærer et menteoverføirngssignal som genereres av addereren 62. Utgangssignalet fra addereren 62 mates til addereren 70. Innretningen 65 adderer utgangssignalet Si fra sperren 53 og utgangssignalet Sj fra sperren 55. Sperren 66 bærer et menteoverføringssignal som genereres av addereren 65. Utgangssignalet fra addereren 65 mates til addereren 68. Innretningen 68 adderer utgangssignalet fra addereren 65 og utgangssignalet Sk fra sperren 56. Sperren 69 bærer et menteoverføringssignal som genereres av addereren 68. Utgangssignalet fra addereren 68 mates til addereren 70. Innretningen 70 adderer utgangssignalene fra addererne 62 og 68. Sperren 71 bærer et menteoverføringssignal som genereres av addereren 70. Utgangssignalet So fra addereren 70 representerer et endelig kalkulasjonsresultat hvilket uttrykkes som følger.
hvor "|A|" betegner den verdi som er representert med det digitale signal Sd, d.v.s. absoluttverdien av den verdi som er representert med det digitale inngangssignal Sa og "|B|" betegner den verdi som er representert med det digitale signal Se, d.v.s. absoluttverdien av den verdi som er representert med det digitale inngangssignal Sb.
I tilfeller hvor de digitale inngangssignaler Sa og Sb representerer hhv. en ifase-komponent og en kvadraturkomponent av et konstant-envelope analogt signal, er den verdi som representeres med det kalkulasjonsresulterende signal So tilnærmet lik verdien "2 xVa<2>+B2".'
Under det eksempelet på betingelser som er vist i figur 12 er absoluttverdi-signalet Sd lik "00101" langs retningen fra MSB til LSB mens absoluttverdi-signalet Se er "01110". Dermed er den absoluttverdi som representeres av signalet Se større enn den absoluttverdi som representeres av signalet Sd. I dette tilfellet er det kalkulasjonsresulterende signal So lik "100000001001" langs retningen fra MSB til LSB. Figur 13 viser et kalkulasjonsapparat ifølge en andre utførelsesform av den foreliggende oppfinnelse og dette apparat likner figurenes 4-12 utførelsesform bortsett fra den følgende tilleggsutforming. Figurens 13 kalkulasjonsapparat inkluderer parallelle-til-serielle omformere 91 og 92 som går foran en absoluttverdi-komparator 20 og en absoluttverdi - kalkulator 21. Digitale inngangssignaler Sa og Sb med parallell form endres av de parallell til seriell omformere 91 og 92 til tilsvarende digitale signaler med en respektiv seriell form. De serielt formede digitale signaler mates fra parallell til seriell omformere 91 og 92 til absoluttverdi-komparatoren 20 og absoluttverdi-kalkulatoren 21. Figurens 13 kalkulasjonsapparat inkluderer en dividerer 93 som følger en multipliserer 22. Innretningen 93 dividerer verdien av utgangssignalet So fra multiplisereren 22 med "2<7>". Dermed representerer utgangssignalet da dividereren 93 en verdi som uttrykkes som følger.
I tilfeller hvor de digitale inngangssignaler Sa og Sb representerer hhv. en ifase-komponent og en kvadratur-komponent av et konstant-envelope analogt signal, er den verdi som er representert med utgangssignalet fra dividereren 93 tilnærmet lik verdien "Va<2>+B<2>".'
r
Claims (4)
1. Kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater som omfatter: første anordning (21a) for behandling av et første digitalt signal av en seriell
form til et andre digitalt signal av en seriell form, idet det andre digitale signal representerer en absoluttverdi |A| av en verdi A som er representert ved det
første digitale signal, andre anordning (21b) for behandling av et tredje digitalt signal av en seriell
form til et fjerde digitalt signal av en seriell form, idet det fjerde digitale signal representerer en absoluttverdi |B| av en verdi B som<*>er representert ved det
tredje digitale signal, tredje anordning (20) for sammenlikning mellom absoluttverdier av verdiene A
og B som er representert ved de første og tredje signalene, og generering av et sammenlikningsresulterende digitalt signal som representerer et resultat av sammenlikningen, og fjerde anordning (22) for kalkulering av en resultatverdi RV som respons til
absoluttverdien |A| representert ved det andre digitale signal, absoluttverdien |B| representert ved det fjerde digitale signal, og sammenlikningsresultatet som er representert ved det sammenlikningsresulterende digitale signal,, karakterisert ved at den fjerde anordning kalkulerer resultatverdien RV ifølge en likning uttrykt som følger: RV = (MAX (|A|, |B|) + MIN (|A|, |B|) x (V2 - l))x2<7>
idet MAX betyr en operator for utvelgelse av den største av absoluttverdiene |A| og |B|, og MIN betyr en operator for utvelgelse av den minste av absoluttverdiene |A| og |B|, resultatverdien RV er tilnærmet 27 ganger kvadratroten av summen av kvadratet av verdien som er representert ved det tredje digitale signal, den fjerde anordningen brukes for generering av et kalkulasjons-resulterende digitalt signal av en seriell form som representerer resultatverdien RV
den fjerde anordningen omfatter: en første multiplekser (43) for utvelgelse av en av det andre digitale signal og
det fjerde digitale signal som respons til det sammenlikningsresulterende signal, en andre multiplekser (44) for utvelgelse av en av det andre digitale signal og
det fjerde digitale signal som respons til det sammenlikningsresulterende signal, en første seriekombinasjon av vipper (45-51) som suksessivt lagrer et
utgangssignal fra den første multiplekser (43), en andre seriekombinasjon av vipper (52-56) som suksessivt lagrer et
utgangssignal fra den andre multiplekser (44), en første 1-bit-adderer (62) for addering av et utgangssignal fra den første
kombinasjon av vippene (45-51) og utgangssignalet fra den andre multiplekser (44), en første sperre (63) for sperring av et menteoverføirngssignal som genereres
av den første adderer, en andre 1-bit-adderer (65) for addering av utgangssignaler fra gitte vipper (52-55) i den andre kombinasjon, en andre sperre (66) for sperring av et menteoverføirngssignal som genereres
av den andre adderer, en tredje 1-bit-adderer (68) for addering av et utgangssignal fra den andre
kombinasjon av vippene (52-56) og et utgangssignal fra den andre adderer (65), en tredje sperre (69) for sperring av et menteoverføirngssignal som genereres
av den tredje adderer (68), en fjerde 1-bit-adderer (70) for addering av et utgangssignal fra den første
adderer (62) og et utgangssignal fra den tredje adderer (68), og en fjerde sperre (71) for sperring av et menteoverføringssignal som genereres
av den fjerde adderer (70).
2. Kalkulasjonsapparat i samsvar med krav 1, karakterisert ved at den første anordning omfatter: et skifteregister (34A) for temporær lagring av det første digitale signal, en første sperre (35A) for sperring av en MSB fra det første digitale signal, en eksklusiv-OR-krets (36A) for utførelse av eksklusiv-OR-operasjon mellom
et utgangssignal fra skifteregisteret (34A) og et utgangssignal fra den første sperre (3 5 A), en andre sperre (38A) for sperring av det første digitale signals MSB som en
startverdi, og en 1-bit-adderer (37A) for addering av et utgangssignal fra eksklusiv-OR-
kretsen (36A) og et utgangssignal fra den andre sperre (38A) og generering av det andre digitale signal, hvori den andre sperre (38A) fungerer ved å sperre et menteoverføirngssignal som genereres av addereren (37A).
3. Kalkulasjonsapparat i samsvar med krav 1 eller 2, karakterisert ved at den andre anordning omfatter: et skifteregister (34B) for temporær lagring av det tredje digitale signal, en første sperre (35B) for sperring av en MSB i det tredje digitale signal, en eksklusiv-OR-krets (36B) for utførelse av eksklusiv-OR-operasjon mellom
et utgangssignal fra skifteregisteret (34B) og et utgangssignal fra den første sperre (35B), en andre sperre (38B) for sperring av det tredje digitale signals MSB som en
startverdi, og en 1-bit-adderer (37B) for addering av et utgangssignal fra eksklusiv-OR-
kretsen (36B) og et utgangssignal fra den andre sperre (38B),og generering av det fjerde digitale signal, hvori den andre sperre (38B) fungerer ved å sperre et menteoverføirngssignal som genereres av addereren (37B).
4. Kalkulasjonsapparat i samsvar med krav 1, 2 eller 3, karakterisert ved at den tredje anordning omfatter: en første eksklusiv-OR-krets (23) for utførelse av eksklusiv-OR-operasjon
mellom det første digitale signal og det tredje digitale signal, en første sperre (24) for sperring av et utgangssignal fra den første eksklusive-
OR-krets (23), en invertor (25) for invertering av det tredje digitale signal, en første 1-bit-adderer (26) for addering av det første digitale signal og det
andre digitale signal, en andre sperre (27) for sperring av et menteoverføirngssignal som genereres
av den første adderer, en andre 1 -bit-adderer (28) for addering av det første digitale signal fra
invertoren (25), en tredje sperre (29) for sperring av et menteoverføirngssignal som genereres
av den andre adderer (28), en multiplekser (30) for utvelgelse av et av et utgangssignal fra den første
adderer (26) og et utgangssignal fra den andre adderer (28) som respons til et utgangssignal fra den første sperre (24), og
i - en andre eksklusiv-OR-krets (31) for utførelse av eksklusiv-OR-operasjon
mellom det første digitale signal og et utgangssignal fra multiplekseren (30), og for generering av det sammenlikningsresulterende signal som respons til det første digitale signal og utgangssignalet fra multiplekseren (30).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191099A JP3003467B2 (ja) | 1993-08-02 | 1993-08-02 | 演算装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NO942683D0 NO942683D0 (no) | 1994-07-18 |
| NO942683L NO942683L (no) | 1995-02-03 |
| NO310898B1 true NO310898B1 (no) | 2001-09-10 |
Family
ID=16268843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NO19942683A NO310898B1 (no) | 1993-08-02 | 1994-07-18 | Kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5459683A (no) |
| EP (1) | EP0637797B1 (no) |
| JP (1) | JP3003467B2 (no) |
| DE (1) | DE69426002T2 (no) |
| NO (1) | NO310898B1 (no) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393067B1 (en) * | 1996-03-06 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Differential detection receiver |
| JPH09325955A (ja) * | 1996-06-05 | 1997-12-16 | Sharp Corp | 二乗和の平方根演算回路 |
| US6553399B1 (en) * | 1998-03-27 | 2003-04-22 | Chung-Shan Institute Of Science | Method and circuit for envelope detection using a peel cone approximation |
| US6070181A (en) * | 1998-03-27 | 2000-05-30 | Chun-Shan Institute Of Science And Technology | Method and circuit for envelope detection using a peel cone approximation |
| KR100653298B1 (ko) * | 1999-03-16 | 2006-12-04 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 방법 |
| TW480415B (en) * | 2000-05-17 | 2002-03-21 | Chung Shan Inst Of Science | Demodulation apparatus of square root and method of the same |
| TWI239457B (en) * | 2004-04-12 | 2005-09-11 | Chung Shan Inst Of Science | Method and apparatus for demodulating square root |
| US9392360B2 (en) | 2007-12-11 | 2016-07-12 | Andrea Electronics Corporation | Steerable sensor array system with video input |
| US8818000B2 (en) | 2008-04-25 | 2014-08-26 | Andrea Electronics Corporation | System, device, and method utilizing an integrated stereo array microphone |
| RU2625530C1 (ru) * | 2016-05-17 | 2017-07-14 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кубанский государственный технологический университет" (ФГБОУ ВО "КубГТУ") | Устройство для вычисления функции вида z=√x2 + y2 |
| CN107730588A (zh) * | 2017-10-10 | 2018-02-23 | 西安邮电大学 | 用于图形处理的直角三角形斜边边长快速获取方法和电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829671A (en) * | 1973-04-25 | 1974-08-13 | Westinghouse Electric Corp | Method and circuit for calculating the square root of the sum of two squares |
| US3829672A (en) * | 1973-06-06 | 1974-08-13 | Collins Radio Co | Serial binary square root apparatus |
| US3858036A (en) * | 1974-02-26 | 1974-12-31 | Rca Corp | Square root of sum of squares approximator |
| US4503549A (en) * | 1982-07-16 | 1985-03-05 | The Babcock & Wilcox Company | Interpolating function generator for transmitter square root extraction |
| US4694417A (en) * | 1982-07-21 | 1987-09-15 | Raytheon Company | Method and apparatus for determining the magnitude of a square root of a sum of squared value using vernier addressing |
| US4553260A (en) * | 1983-03-18 | 1985-11-12 | Honeywell Inc. | Means and method of processing optical image edge data |
| US4587552A (en) * | 1983-09-02 | 1986-05-06 | Rca Corporation | Apparatus for generating the magnitude of the vector sum of two orthogonal signals as for use in a digital TV receiver |
| US4599701A (en) * | 1983-10-19 | 1986-07-08 | Grumman Aerospace Corporation | Complex magnitude computation |
| EP0179947B1 (de) * | 1984-11-02 | 1989-07-26 | Deutsche ITT Industries GmbH | Schaltungsanordnung mit digitalen Schaltkreisen zur Berechnung des Betrages einer komplexen Digitalgrösse |
| US4774686A (en) * | 1986-03-21 | 1988-09-27 | Rca Licensing Corporation | Serial digital signal processing circuitry |
| US4747067A (en) * | 1986-10-14 | 1988-05-24 | Raytheon Company | Apparatus and method for approximating the magnitude of a complex number |
| FR2656124A1 (fr) * | 1989-12-15 | 1991-06-21 | Philips Laboratoires Electro | Multiplieur serie programmable. |
-
1993
- 1993-08-02 JP JP5191099A patent/JP3003467B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-18 NO NO19942683A patent/NO310898B1/no not_active IP Right Cessation
- 1994-07-20 US US08/277,826 patent/US5459683A/en not_active Expired - Lifetime
- 1994-07-21 EP EP94305411A patent/EP0637797B1/en not_active Expired - Lifetime
- 1994-07-21 DE DE69426002T patent/DE69426002T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0637797B1 (en) | 2000-09-27 |
| DE69426002T2 (de) | 2001-05-17 |
| DE69426002D1 (de) | 2000-11-02 |
| EP0637797A1 (en) | 1995-02-08 |
| JPH0744530A (ja) | 1995-02-14 |
| US5459683A (en) | 1995-10-17 |
| NO942683D0 (no) | 1994-07-18 |
| JP3003467B2 (ja) | 2000-01-31 |
| NO942683L (no) | 1995-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5506797A (en) | Nonlinear function generator having efficient nonlinear conversion table and format converter | |
| NO310898B1 (no) | Kalkulasjonsapparat for kalkulering av en kvadratrot av en sum av kvadrater | |
| US5216628A (en) | Absolute value arithmetic circuit | |
| US5134579A (en) | Digital adder circuit | |
| JPH10161850A (ja) | 絶対値比較回路 | |
| US5574677A (en) | Adaptive non-restoring integer divide apparatus with integrated overflow detect | |
| US5181184A (en) | Apparatus for multiplying real-time 2's complement code in a digital signal processing system and a method for the same | |
| US6151612A (en) | Apparatus and method for converting floating point number into integer in floating point unit | |
| JP2511527B2 (ja) | 浮動小数点演算器 | |
| US4204198A (en) | Radar analog to digital converter | |
| JP2509279B2 (ja) | 浮動小数点数一固定小数点数変換装置 | |
| JP2766133B2 (ja) | パラレル・シリアル・データ変換回路 | |
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| JP3071607B2 (ja) | 乗算回路 | |
| JP2991788B2 (ja) | 復号器 | |
| JP3270659B2 (ja) | 演算回路および演算方法 | |
| JP3482102B2 (ja) | 絶対値距離演算回路 | |
| JP2795253B2 (ja) | 除算器 | |
| JP2575856B2 (ja) | 演算回路 | |
| JP2845662B2 (ja) | ピーク／ボトムホールド回路 | |
| JP3851025B2 (ja) | 除算回路 | |
| JP3279243B2 (ja) | ディジタルコンパレータ | |
| JP2001034457A (ja) | 加減算回路 | |
| JPH03164830A (ja) | 乗算装置 | |
| JPH05150951A (ja) | 除算処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM1K | Lapsed by not paying the annual fees |