JP2575856B2 - 演算回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、固定小数点演算を行うディジタル信号処理
用のシグナルプロセッサ等における丸め処理機能を有す
る演算回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、特公昭62−35
687号公報に記載されるものがあつた。以下、その構成
を図を用いて説明する。

第２図は、従来の丸め処理機能を有する演算回路の構
成図である。

この演算回路では、第１の入力データD1が選択回路１
及び入力用レジスタ２を介して加算器３の一方の入力端
子に接続され、第２の入力データD2が入力用レジスタ４
を介して加算器３の他方の入力端子に接続されている。
加算器３の出力端子は、演算結果記憶用のレジスタ５を
介して選択回路１に接続されている。第２の入力データ
D2は、比較器６及び選択回路７を介して入力用レジスタ
４に接続されている。加算器３から出力されるグループ
・キャリ・ジェネレート／グループ・キャリ・トランス
ファ（GG/GT）は、キャリ・ルック・アヘッド回路８に
入力され、そのキャリ・ルック・アヘッド回路８から出
力されるキャリ・イン信号（Cin）が加算器３に接続さ
れている。

次に、動作を説明する。

先ず、一般加算処理について説明する。第１の入力デ
ータD1が選択回路１を介してレジスタ２にセットされる
と共に、第２の入力データD2がレジスタ４にセットされ
る。そしてサイクル１において桁合せが行われた上で、
サイクル２で、レジスタ２の内容（D1）とレジスタ４の
内容（D2）とが加算器３で加算され、サイクル３におい
てその加算結果がレジスタ５にセットされる。

倍精度データでは、上記順序で下位部分の加算が行わ
れた後、上位部分の加算が実行されることになり、合計
２マシンサイクルで倍精度データの加算を終了する。

次に丸め処理の実行について説明する。丸め処理され
るデータD3の上位部分がレジスタ２にセットされる。一
方、データD3の下位部分の上位ビットが比較器６に入力
されて丸め要素Ｋと比較され、丸め処理を必要とする場
合、その比較器６の出力データが選択回路７を通してレ
ジスタ４の下位ビットにセットされる。そしてレジスタ
２の内容とレジスタ４の内容とが加算器３で加算され、
その加算結果がレジスタ５を介して出力される。

（発明が解決しようとする課題） しかしながら、上記構成の演算回路では、丸め処理は
一般演算処理に引き続いて実行され、２マシンサイクル
の演算時間を必要とした。このように、従来の演算回路
では、一般加算の他に、丸め処理を行うための加算処理
が必要になり、丸め処理の回数に比例して、実行上マシ
ンサイクル数（ダイナミックステップ数）が増大し、演
算処理の高速化が困難になり、それを解決することが困
難であつた。

本発明は前記従来技術が持っていた課題として、丸め
処理が必要なときに一般加算処理に続いて丸めのための
加算を実行しなければならず、それにより演算処理速度
が低下するという点について解決した演算回路を提供す
るものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、（ｍ＋ｎ）ビ
ット（但し、m,nは整数で≧１）の第１の入力データを
一時記憶する第１のレジスタと、ｍビットの第２の入力
データを一時記憶する（ｍ＋ｎ）ビットの第２のレジス
タと、前記第１および第２のレジスタに記憶されたデー
タを加算、減算する算術論理演算部と、前記算術論理演
算部で求めた演算結果を記憶する第３のレジスタとを備
えた丸め処理機能を有する演算回路において、前記第２
のレジスタの入力側に接続され、前記第２の入力データ
の符号ビットと丸め制御指定信号との組み合わせに基づ
き、前記第２のデータを（ｍ＋ｎ）ビットに拡張するた
めの任意の２種類のｎビットの下位側ビットパターンの
うちいずれか一方を選択する選択回路を備えたデータ拡
張回路を設けている。さらに、前記算術論理演算部にお
ける演算処理によって得られた（ｍ＋ｎ）ビット分のデ
ータのうち、該演算処理と同時に丸め処理されたｍビッ
ト分のデータを出力データとして出力する構成にしてい
る。

（作 用） 本発明によれば、以上のように演算回路を構成したの
で、（ｍ＋ｎ）ビットの第１の入力データとｍビットの
第２の入力データとの演算処理を行う場合、これらの第
１および第２の入力データが第１および第２のレジスタ
にそれぞれ記憶される。データ拡張回路内の選択回路
は、第２の入力データの符号ビットと丸め制御指定信号
とに基づいて、複数あるビットパターンの中の任意の２
種類のうちいずれか一方を選択し、第２のレジスタに記
憶させる。これにより、丸め処理に用いるデータ（ビッ
トパターン）が、第２の入力データとは無関係に予め準
備される。

第２のレジスタ内の拡張（ｍ＋ｎ）ビットデータと、
第１のレジスタに記憶された（ｍ＋ｎ）ビットの第１の
入力データとは、算術論理演算部で加算または減算さ
れ、その演算結果が第３のレジスタに記憶される。この
第３のレジスタより、上位側ｍビット分のデータが出力
データとして出力されるので、丸め処理された結果が得
られる。このように、拡張された第２の入力データと、
第１の入力データとにより、１回の加算または減算を行
うだけで、丸め処理と一般加算または減算とを同じマシ
ンサイクルで実行終了可能となる。

（実施例） 第１図は、本発明の実施例を示すもので、固定小数点
演算を行うディジタル信号処理シグナルプロセッサの演
算回路の構成図である。

この演算回路では、（ｍ＋ｎ）ビットの第１の入力デ
ータD11が、選択回路11及び入力用の第１のレジスタ12
を介して加算、減算用の算術論理演算部13の一方の入力
端子に接続され、ｍビットの第２の入力データD12が、
入力用の第２のレジスタ14を介して算術論理演算部13の
他方の入力端子に接続されている。算術論理演算部13の
出力端子は、出力データOUTを出力するための演算結果
記憶用の第３のレジスタ15を介して選択回路11に接続さ
れている。第２の入力データD12中の符号ビット（最上
位ビット、MSB）と丸め制御指定信号RNDとは、データ拡
張回路16の制御端子に接続され、そのデータ拡張回路16
のｎビット出力端子が第２のレジスタ14に接続されてい
る。

データ拡張回路16は、第２の入力データD12の符号ビ
ットMSBと丸め制御指定信号RNDとを入力し、その第２の
入力データD12を（ｍ＋ｎ）ビットに拡張するためのｎ
ビットの下位側ビットパターンを生成して第２のレジス
タ14に記憶させる回路である。このデータ拡張回路16の
一構成例を第３図に示す。

第３図のデータ拡張回路16は、第２の入力データD12
の符号ビットMSBと丸め制御指定信号RNDとの組合せによ
り、ｎビットのデータ“10……0"または“00……0"のい
ずれか一方を選択する選択回路17で構成されている。例
えば、第２の入力データD11の符号ビットMSBが正の数
（０）の時、丸め処理をする場合は丸め制御指定信号RN
Dが“1"となつてｎビットデータ“10……0"が選択さ
れ、丸め処理をしない場合は丸め制御指定信号RNDが
“0"となつてｎビットデータ“00……0"が選択される。
一方、MSBが負の数（１）の時、丸め処理をする場合はR
NDが“0"となつてｎビットデータ“00……0"が選択さ
れ、丸め処理をしない場合はRND“1"となつてｎビット
データ“10……0"が選択される。

以上のように構成される演算回路において、（ｍ＋
ｎ）ビットの第１の入力データD11とｍビットの第２の
入力データD12との加算と、（ｍ＋ｎ）ビットの加算結
果のｍビットへの丸め処理を行う場合の動作を説明す
る。

加算動作の場合、シグナルプロセッサにより、算術論
理演算部13が加算モードに設定される。

先ず、マシンサイクル１で第１の入力データD11が選
択回路11を通して第１のレジスタ12にセットされる。同
時に、マシンサイクル１内において、第２の入力データ
D12がデータ拡張回路16により、下位側にｎビットに付
加され（ｍ＋ｎ）ビットのデータに変換されて第２のレ
ジスタ14にセットされる。

第２の入力データD12の下位側に付加されるビットパ
ターン例として、最上位ビットに“1"を置き、他は“0"
にするときを想定して次のような加算処理について考え
る。

但し、S₀,S₁;符号ビット X_-n;最下位ビット D12（Ｅ）；第２のレジスタ14の内容 マシンサイクル２で第１のレジスタ12の内容（D11）
と第２レジスタ14の内容（D12（Ｅ））とが算術論理演
算部13で加算され、その加算結果がマシンサイクル３の
初めに第３のレジスタ15にセットされる。

加算により、第１のレジスタ12の内容（D11）の上位
から（ｍ＋１）ビット目X_-1が“1"のとき、その“1"
が、第１のレジスタ12の内容（D11）の上位ｍビットと
第２レジスタ14の内容（D12（Ｅ））の上位ｍビットと
の加算結果にキャリ“1"として加えられており、X_-1が
“0"のときは各々上位ｍビットの加算結果に“1"は加え
られず、加算実行と同時に丸め処理のための加算を済ま
せてしまっている。従って、マシンサイクル３の初めか
ら、丸め処理されたｍビットの加算結果を、第３のレジ
スタ15の出力の一部から出力データOUTの形で取り出す
ことができる。

本実施例では、次のような利点を有している。

（ｍ＋ｎ）ビットの演算語長に第２の入力データ語長
を合わせるための語長変換時に、丸め制御指定の有無、
及び第２の入力データD12の符号ビットMSBによって付加
ビットパターンを選定し、語長合わせをしたものに対し
て一般加算処理を行うだけで、丸め処理も同時にできる
ため、１マシンサイクルで済み、演算実行ステップ数の
削減と、それによる演算処理の高速化が図れる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（１）上記実施例では加算処理について説明したが、シ
グナルプロセッサにより、算術論理演算部13を減算モー
ドに設定することにより、減算処理も行える。

（２）第１図及び第３図のデータと拡張回路16では、第
２のレジスタ14の符号ビットMSBと丸め制御指定信号RND
との組合せにより、付加ビットパターンを生成する構成
であるが、丸め制御指定信号RNDのみによつて付加ビッ
トパターンを生成する構成にしても良い。２の補数表現
のデータを処理する場合、符号ビットMSBが“1"または
“0"に変化するので、上記実施例では、符号ビットMSB
をデータ拡張回路16に入力しているが、符号振幅（sign
magnitude）表現などのようなデータでは最上位ビット
が前記のように変化しないので、丸め制御指定信号RND
のみによって付加ビットパターンの生成が可能となる。

（３）本発明は、シグナルプロセッサ以外のものに適用
でき、さらに第１図の回路に正規化回路等の浮動小数点
回路を付加すれば、浮動小数点演算処理にも適用でき
る。

（発明の効果） 以上詳細に説明したように、本発明によれば、データ
拡張回路により、ｎビットの下位側ビットパターンを生
成し、第２の入力データを拡張して演算語長にその第２
の入力データ語長を合わせた後、演算処理を行うように
したので、一般加算処理を行うだけで、丸め処理も同時
にでき、演算実行ステップ数の削減と、それによる演算
処理の高速化が期待できる。

特に、本発明では、第２の入力データの符号ビット
（例えば、最上位ビット）と丸め制御指定信号とに基づ
いて複数あるビットパターンの中の任意の２種類のうち
いずれか一方を選択する選択回路を備えたデータ拡張回
路により、丸め処理に用いるビットパターンを生成して
いるので、丸め用のデータが第２の入力データとは無関
係に予め準備される。この丸め処理に用いるビットパタ
ーンの生成では、第２の入力データの符号ビット（例え
ば、正負）をも考慮しているので、この第２の入力デー
タの正負に応じた演算処理を速やかに行うことができ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す演算回路の構成図、第２
図は従来の演算回路の構成図、第３図は第１図中のデー
タ拡張回路の実施例を示す構成図である。 12,14,15……第1,第2,第３のレジスタ、13……算術論理
演算部、16……データ拡張回路、D11,D12……第1,第２
の入力データ、RND……丸め制御指定信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】（ｍ＋ｎ）ビット（但し、m,nは整数で≧
   １）の第１の入力データを一時記憶する第１のレジスタ
   と、ｍビットの第２の入力データを一時記憶する（ｍ＋
   ｎ）ビットの第２のレジスタと、前記第１および第２の
   レジスタに記憶されたデータを加算、減算する算術論理
   演算部と、前記算術論理演算部で求めた演算結果を記憶
   する第３のレジスタとを備えた丸め処理機能を有する演
   算回路において、 前記第２のレジスタの入力側に接続され、前記第２の入
   力データの符号ビットと丸め制御指定信号との組み合わ
   せに基づき、前記第２の入力データを（ｍ＋ｎ）ビット
   に拡張するための任意の２種類のｎビットの下位側ビッ
   トパターンのうちのいずれか一方を選択する選択回路を
   備えたデータ拡張回路を設け、 前記算術論理演算部における演算処理によって得られた
   （ｍ＋ｎ）ビット分のデータのうち、該演算処理と同時
   に丸め処理されたｍビット分のデータを出力データとし
   て出力する構成にしたことを特徴とする演算回路。